8/19 第三屆學界開發之EDA軟體(U-Tools)推廣說明會

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國內的EDA領域，經過幾十年的努力耕耘，在學術界已累積了相當豐碩的研究及實作成果。但，您還只是在深夜裡一個人默默地將這些研究成果撰寫成一篇篇的論文等著投稿嗎？您是否想過讓您的實作成果更加活生生地在眾人面前大顯身手？現在，您的這些成果，將不再受限於僅能用論文發表的形式來呈現，本推廣說明會，讓您的實作成果得以Tool實際操作的方式推廣給其他學校。

如果，您在學校裡，將您的EDA技術實現成Tool，並且正在思索是否有機會將此Tool推廣到國內其他校園試用；或者，您有興趣了解，其他學校已經開發了什麼驚人的EDA軟體，甚至超了業界的軟體，有潛力成為EDA界的明日之星。那麼，歡迎您參與本推廣說明會。

9 G9 \! [5 k) i2 Q4 M% M對象：全國大專院校研究所EDA相關領域學生及老師、相關業界人士
地點：宜蘭長榮鳳凰酒店
$ O7 q1 m8 e" ^. d8 m( \" U+ p日期：99年8月19日 星期四時間：PM 03:00 – PM 6:00
費用：免費參加
) R% V& m6 H+ {2 w$ h- n注意事項：因受場地及時間限制，本會最多接受8組EDA Tool展示報名

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參展學校	主要講員	題目	指導教授
南台科技大學	陳勇志	Pro-Win (A Process Window Analysis System for Nano-scale Lithography)	唐經洲
交通大學	陳韋廷, 張家慶	TSV-constrained 3D Scan-Reordering Tool	溫宏斌
元智大學	賴亮圻	Rover: A Router for Via-Configurable Structured ASICs	林榮彬
成功大學	林敬倫、廖偉翔、林宜豊	SystemC Parallel Kernel	蘇文鈺
中央大學	黃健智、曾煥程	iTaner@ABC – Spatial Correlation Based Array Block Creator for Capacitor Ratios	陳竹一
清華大學	曾昭文	ADPLL Compiler – High-Speed Clock Generator Generator	黃錫瑜
成功大學, 南台科技大學	林廉詠, 黃俊仁	A 3D Visualization System to Facilitate the Metrology of nano-scale Lithography and TSV Process	陳立祥, 唐經洲
國立中正大學	許志成,張耀宗	Post-Placement Power Optimization with Multi-Bit Flip-Flops	林柏宏

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參展學校	南台科技大學
指導教授	唐經洲
Tool名稱	Pro-Win (A Process Window Analysis System for Nano-scale Lithography)
簡介	隨著製程技術進步，元件的尺寸也不斷的縮小，使得在製程中的誤差造成線寬上變異越來越嚴重，在可製造性方面也越來越難。在電路量產之前，模擬製程中可能造成的變異並加以評估是必要的一個環節。 在微影製程中聚焦(Focus)的變化和曝光劑量(Exposure Dose)是相當關鍵的影響因子。因此，我們將U.C.Berkeley大學所提供的光學微影模擬軟體SPLAT和SAMPLE-3D加以延伸和整合，結合Exposure-Defocus Tree(E-D Tree)的概念，實現“Process Window Analysis System”。在系統裡我們根據了不同的製程變異聚焦深度和曝光劑量經模擬後的數值做分析和討論。本系統為實驗室所開發的光罩轉移品質分析系統“Mask Yield Analysis System (MaYas)”裡的一個子系統。在系統的表現上，使用了程式語言Python撰寫，並站在使用者的角度上，以圖示化使用者介面的方式實現系統。

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參展學校	交通大學
指導教授	溫宏斌
Tool名稱	TSV-constrained 3D Scan-Reordering Tool
簡介	Input: Given the layout information of a multi-layer 3D-IC(multiple DEF files) Output: ' H# a" r& n5 V5 C& O$ vTotal scan-stitching wire is minimized with/without TSV limitation

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參展學校	元智大學
指導教授	林榮彬
Tool名稱	Rover: A Router for Via-Configurable Structured ASICs
簡介	Rover is a routing tool for via-configurable structured ASICs with predefined routing fabric. Rover can route a circuit up to 100 thousand gates in an hour. It is integrated into an industrial standard cell design flow mostly comprised of commercial tools.

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參展學校	成功大學
指導教授	蘇文鈺
Tool名稱	SystemC Parallel Kernel
簡介	由OSCI所發布的SystemC即為一款用於SoC設計的open source library。SystemC 是目前相當熱門的系統描述語言，SystemC 的核心語言建立在標準C 之上，包括事件驅動的模擬核心、結構化的基本元素(模組、埠、介面和訊息通道)、數據類型(整型、定點與向量等等)以及基本的訊息通道(Signal、FIFO 與Mutex 等等)。然而OSCI所釋出的SystemC kernel內部有一個核心SimStruct，負責管理執行其所有模組的虛擬執行緒。邏輯上所有模組是同時執行，但是經過內部結構研究可以發現，SystemC kernel是藉由單一排程去模擬所有硬體行為，也就是將模組註冊在自己的工作排程由內建的工作排程器管理。如此一來作業系統僅會將整個模擬當作單執行緒的處理程序來處理。因此若系統有多個處理核心，仍然只有一個可被指派來執行這個Simulation Model。在此我們引入POSIX Thread作為主要技術做出一個平行化SystemC kernel。

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參展學校	中央大學
指導教授	陳竹一
Tool名稱	iTaner@ABC – Spatial Correlation Based Array Block Creator for Capacitor Ratios
簡介	Random variations within the die become notable as decreasing feature sizes and increasing die sizes. The spatial correlation influences random variation in different location differently. This physical phenomenon is directly relative to the devices in layout. In addition, different layout techniques such as common-centroid, Interdigitization affect final circuit performance dramatically. In this present, we model spatial correlation into physical design and develop the automation tool to help the circuit designer to realize how process variation affects the circuit performance and to reduce the tedious work on physical design.

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參展學校	清華大學
指導教授	黃錫瑜
Tool名稱	ADPLL Compiler – High-Speed Clock Generator Generator
簡介	近年來，鎖相迴路已廣泛的應用於各式系統應用中，其應用包含時脈訊號產生器 (clock generator) 及訊號追蹤與校正等等。然而傳統的鎖相迴路多半採用類比方式設計，其設計過程與實際布局階段皆極為繁瑣且耗費時間。而且在針對不同應用所需頻寬的需求或面對製程移轉時，往往必需重新設計，而無法直接移轉至新的應用或是新的製程技術。 因此我們開發了一套 Push-Button 方式的 Clock Generator Generator 。當我們將全數位鎖相迴路的設計與自動化技術連結，彈指之間即能輕易的跨製程,並滿足高速,低抖動,小面積及低成本的時脈訊號產生器!

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參展學校	成功大學, 南台科技大學
指導教授	陳立祥, 唐經洲
Tool名稱	A 3D Visualization System to Facilitate the Metrology of nano-scale Lithography and TSV Process
簡介	Part1: 1 n7 X2 N0 \$ d- W& o2 |; E2 iAs semiconductor technology rapidly advances, lithography with high density and fine feature size has become the challenge for nanometer-scale integrated circuit fabrication.Unfortunately the optical proximity effects (OPE) will distort the developed patterns transferred from the mask patterns. . C$ r9 z2 F4 v' c7 W We develop a system to enable the users to easily visualize the results of the simulation of the lithographic process and understand what the physical circuits may look like in the production line. With this visualization tool, the users can better understand the effect of OPE and how OPC should be applied to improve the yield of the IC production. As a result, the yield of the IC production can be increased. 9 [. D) U. S& m; R1 y) \5 ]4 VPart2: In the past, SoC (System on Chip) design methodology is always one of the best methods for circuit integration. Unfortunately, SOC process suffers from the design complexity and cost of process. 3D IC can provide the heterogeneous integration through vertical interconnection and high performance without using advanced process. Thus it is a promising technology for next generation system integration. . Y' g! z9 A$ w# f In general, 3D IC is based on the technology of TSV (Through Silicon Via; TSV) and micro-bumps. Thus the quality of TSV is critical to the yield of 3D IC process. However due to the miniature of TSV and the nature of non-easy-probe, it is very difficulty to verify the topology and electricity of a TSV using traditional probing methodology during the process. / w: K+ ^5 T2 V1 u8 | Nevertheless, we can have the aerial images of a TSV through IR-microscope or SEM. Thus we can construct the 3D profile by constructing the image obtained from these microscopes. Furthermore, based on the marching cube object (MCO) and surface reconstruction technology, we can have more information about the topology

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參展學校	國立中正大學
指導教授	林柏宏
Tool名稱	Post-Placement Power Optimization with Multi-Bit Flip-Flops
簡介	我們所研發的「晶片節能設計自動化工具軟體」包含以下創意、特色、及功能： 8 ^, `- P/ j3 G1. 在不違反各種晶片設計的限制條件下，儘可能將晶片上所有的單位元正反器以多位元正反器取代。 " h0 k6 W: \0 Y# V2 s9 I+ i2. 自動選取最佳功率消耗的多位元正反器取代單位元正反器。 & K5 r8 Y* `9 l5 B! P% y 1 [9 F0 _# @5 c; i; C3. 自動決定所有多位元正反器在晶片中的最佳擺放位置。 4. 以漸近式最佳化方法，縮短軟體執行時間。 $ m$ p3 z; O" \- s/ v 5. 有效的記憶體管理，提昇軟體運算效能。 : x# p' p0 W# A/ J$ G! ~6 T 6. 提供圖形化使用介面(GUI)，使用者可透過人性化的操作介面進一步增加使用的便利性。 9 Z/ l- ^3 o" s5 [' ~% g1 e: F 5 C2 E: s0 M2 J2 r7. 相關技術將於2010年11月發表於電子設計自動化領域之頂尖國際會議IEEE/ACM International Conference on Computer-Aided Design (http://www.iccad.com/) . m, d9 g2 N" z& z) P5 ^