LVS的錯誤訊息要怎麼了解

uurtu666

請問各位前輩,有沒有電子檔是針對LVS這部份來做說明的,我找了很久都找不到

crystal_blue

要解LVS的ERROR其實有不少小技巧，例如在連接線上打PIN NAME讓強制偵錯軟體去認到
這條線路，在LAYOUT上我們稱之為"硬對"，此外也有故意造成線路開路，一段一段的去分解
4 B* G, {# i' F7 I線路，然後找出線路SHORT的地方，但不論技巧多麼的純熟最終還是回到一個原點，就是看
熟你的電路，也唯有LAYOUT時小心，也可能減少DRC & LVS的錯誤。

* L, d! r  D8 r9 O此外要注意一點，CMOS是一個四端點的元件，任何一個端點接錯都會造成DEVICE認不到
所以不論是從REPORT上還是用CALIBRE的線上偵錯方式，都必須了解這個關鍵，其它的
就是對於電路的熟悉了。
3 l+ |1 A  @0 ]6 V6 G0 D  k
以上是個人的經驗~希望對您有幫助!

hyf050

解LVS:
1. 若有short發生要先解
2.pin name 和 pwr/gnd pin 是否都對上, device type 是否一致(layout 和 spice)
3.可由report INFORMATION 看出一些蛛絲馬跡,例如layout p,n mos 比 spice 比對出來多,
; t7 ]* u: Z" A: U- ^   而 inv ...反而變少,有可能是你p,n mos 沒接到vdd 和 gnd .
+ ^' c( H/ w  Z4 R; Z0 b: U
2 X. E) u  p5 |! R" A6 H有時LVS comfile  option 設定也會影響run 出的結果喔,像是:
( b# l+ F% ~( y+ a- zLVS RECONGNIZE GATE ALL (若設定為ALL,則不會check nand,nor ...2個以上input gate 的順序)

( n( B3 `& Q" D) rLAYOUT CASE NO
SOURCE CASE NO  可設定layout 和 spice  cell name 大小寫 是否要一致
' s; W# p, Z! U3 b! s& t
希望有助於你解LVS

vjc5

個人認為是經驗吧, 多做幾次就可以
5 F  \& R1 |" z  S$ [6 j你用的是calibre嗎?
% _9 Z2 Z# j% u9 @" y& y* g如果是的話, 可以點選錯誤的資訊 很容易就可以除錯了

edengod

1.你沒說是什麼 tool
5 r- R: o1 |& o! M% P& x% a  ^0 I+ N2.你沒給LVS的錯誤訊息   沒人知道你遇到什麼問題
  T- p# B4 Z( P, B; i也就沒人能跟你說了
3.你只是要問一般 LVS的錯誤訊息 的涵義  
看你tool 的書都有解釋

ynru12

多找個幾次就會了
其實錯來錯去，你會發現到錯誤的原因都是跑不出那幾個方向的!!!

st80069

喔喔喔~~好不容易發現一篇我可以稍稍沾點邊回帖XDD，
5 V) ~' z  i+ M' Z" ~; |7 F剛好學校有提供化LAYOUT的專題可以學習，
照上學期修課經驗，還真的就是大大們所講的經驗決定一切XD
2 S/ D/ ]3 X- L# C而我常錯的地方，就是schematic內輸入相對應位置跟LAYOUT不同而錯，
6 z' n" P: a- w2 f例如NAND2內的mos輸入變成簡圖後依序是a,b，結果在LAYOU上由於邏輯上順序調換也不影響function，把原本在schematic裡是輸入A→a，輸入B→b，在LAYOUT裡卻是A→b,B→a，這樣，就算你的LAYOUT function依舊正確，但還是會不給過哩~~
. q) f( E" b; Y抱歉，用大學的經驗來回答問題，真是有點在各位關二哥面前耍大刀的感覺....XDD

karenchen

上面幾各樓主說的都沒錯我也認為姊LVS都是需要經驗，當你LAYOUT畫久了自己也都猜的出來市哪裡部隊，現在大多業界都使用CALIBRE就可以點選錯誤的地方，不過我個人是覺得先看看你吃進去的檔案對部隊，然後在看說有哪幾科MOS沒有認到先去解決MOS沒有任到的問題，之後的錯誤就很好找了，就只需要對照電路看看哪幾條線部隊在去追蹤，不然就用幾條線強迫他OPEN在打TEXT強迫他任這條線就可以猜到了

oligxoi

請問大大們阿
要跑lvs時
0 p1 h0 Z+ C( k2 ?- Q& ]產生.sp檔一直發生錯誤
- S2 y4 V, c2 N7 v沒辦法成功
請問是甚麼問題阿

小緯仔

會不會是top cell name的問題呀

  S; T2 J( T; \8 j! q在跑LVS的時候，會要求給sp檔的路徑和名稱
! s" J% P* I9 K" `. O$ ~
名稱那邊使用top cell name的檔名試試看

jkchien

LVS電子檔
建議你參考你所用的驗證工具本身的user guide
; U) J. x" S2 y裡面會把驗證的演算法做說明

LVS的確是經驗累積才會有心得
, ~2 u. {7 x7 |5 ?  Z3 Q) s2005年在Cadence研討會上，我分享我的LVS除錯心得
也在基礎課程中教導
& u. R% W' J! W2 u: l0 i' @LVS ( Layout Versus Schematic)：比對佈局圖內所有的元件之數量、尺寸、數值大小和極性以及連接線是否和電路圖一致。
在此分享給大家

6 F+ N% J6 c6 R1 R5 `# z3 ^口訣
' J. ?0 `2 B, A4 H: h8 Eㄧ對多→斷路
多對一→短路
+ B" w6 l* `0 e  w+ i0 i& L7 |2 s多對多→混合型短斷路
要搭配report file，就可以輕易又準確的判斷是錯在哪

uurtu666

一對多是指什麼一什麼多?可以請大大再說清楚一點麻,謝謝

0jason0

口訣
; ]  t* D7 c. m" y7 d# n+ kㄧ對多→斷路
多對一→短路
/ F! g" L1 [- B" I) s多對多→混合型短斷路
要搭配report file，就可以輕易又準確的判斷是錯在哪
感覺這好熟悉阿

amanda_2008

也很期待关于口诀的解释

ryan1

請問這個report要怎麼解釋才對.請高手解答.左邊是layout 右邊是netlist
. n% C& L- C; ~8 F: K: K
84(66.150,9.560)  MN(nch_5_esd)                           MI81  MN(nch_5)
         S: DGND(0.240,5.040)                                      s: DGND
         B: DGND(0.240,5.040)                                      b: DGND
         G: 75(67.510,8.620)                                       ** no similar net **
. |. F1 t, w- a4 o* e         D: DGND(0.240,5.040)                                      ** DGND **
         ** IOENB(39.885,42.410) **                                g: IOENB
         ** no similar net **                                             d: N_20

君婷

你是用cadence tools的嗎?
是的話，恭喜你 從lvs的錯誤訊息中，我記得上面的數值還是文字 你用滑鼠點二下，然後你的layout圖有問題的那一層就會反白辣= =
+ e7 K; L6 t- S; h' F* a這是我學長與我說的，我之前才問說 即然設計了除錯訊息，那為何不將那相關有問題的階層給反白 就是學 tanner一樣 讓你直接看到是那一塊有問題!
學長才終於肯告訴我
. B* w# |- {" U2 R8 I6 d還有drc有錯誤的話，從錯誤訊息的文字中 ，還是裡面的圖案點2下也會出現錯誤的區塊在那一邊辣= =
真的要憑經驗找，對新人來說你要找到何時辣= =
" g1 g# G4 [; o+ F' @
4 ^0 w- m) }1 E) C: q$ c錯誤訊息中 好像有個綠色的小圖案 可用滑鼠點2下看看喔!

君婷

就是在錯誤訊息視窗裡 左右都有顯示什麼點有問題，如左邊顯示有2點開路，右邊顯示只有1點  ，此layout與schematic不符。
那這左右2邊所顯示的錯誤訊息中 ，記得有符號你去點2下 後再去看layout圖，其圖中有問題的階層他的周圍邊框會變反白，這樣你就很好除錯囉!
9 \) J: h% j* P* j尤其是drc更好除錯，除錯速度能更快，因為你都已知drc的錯誤訊息知道那裡違反了rule，只是要查那塊 階層在那裡，所以點2下 讓那塊階層邊框反白 就很快找到，知道怎修改。
而lvs還須思考與schematic那裡有不符了...

6 O; t. v' I' {: E4 |[ 本帖最後由 君婷 於 2008-5-12 11:39 PM 編輯 ]

correct

真的是經驗啦!!!
4 m& {. o2 {- J) K多看~~久了以後你的敏感度就會出來了!!
裡面一些英文的關鍵字也要了解

shmiyi

請問這個report要怎麼解釋才對.請高手解答.左邊是layout 右邊是netlist

% E6 N" l( k; O) ]( `- [84(66.150,9.560)  MN(nch_5_esd)                           MI81  MN(nch_5)
% r+ E( ~: T; l  J' g/ g- i& t         S: DGND(0.240,5.040)                                      s: DGND
" e3 n- d, c- Q* ^, D" [* G3 N         B: DGND(0.240,5.040)                                      b: DGND
+ u1 B- |" Q8 J* y! k         G: 75(67.510,8.620)                                       ** no similar net **
: ?. }0 b2 E; n+ C% |- ~4 ]         D: DGND(0.240,5.040)                                      ** DGND **
  c' P# H2 Q  P3 J- V         ** IOENB(39.885,42.410) **                                g: IOENB
         ** no similar net **                                      d: N_20
-------------------------------------------------------------------------------------------
你的ESD-NMOS GATE端接去火星了
               DRAIN端你接到DGND了
要看懂REPORT比會點TOOL的亮點還重要
) G! e- A0 N+ b, K, T4 w8 i3 ]老師在講你沒在聽

arthur03226

84(66.150,9.560)  MN(nch_5_esd)                           MI81  MN(nch_5)
         S: DGND(0.240,5.040)                                      s: DGND
         B: DGND(0.240,5.040)                                      b: DGND         
, f+ K. K# q- u# k* N         G: 75(67.510,8.620)                                       ** no similar net **
3 @! Z9 d3 }( D" f         D: DGND(0.240,5.040)                                      ** DGND **
5 c+ z* H$ M9 y         ** IOENB(39.885,42.410) **                                g: IOENB
         ** no similar net **                                      d: N_20


1.source  & body 有對上
2.gate 端 可能有接上而IOENB這條訊號因為其他原因沒認出來，也可能是沒接上IOENB，所以給流水號，先不管。
3.非常明顯drain端應該接N_20你short到DGND去了。