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台積公司領先量產40奈米製程 降低高效能及無線通訊產品的製造成本及耗電 協助客戶實現創新 走出經濟低谷
3 q5 q7 f) W/ R- K發佈單位 :台積公司 發佈日期 : 2008/11/17 / r _; v; L4 C2 B! R
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台積公司今(17)日表示,40奈米泛用型(40G)及40奈米低耗電(40LP)製程正式進入量產,成為專業積體電路製造服務領域唯一量產40奈米製程的公司。同時,也針對40奈米泛用型及40奈米低耗電製程提供全備的設計服務,包括元件資料庫、矽智材、設計參考流程、工程服務以及每月推出晶圓共乘服務(CyberShuttle™)予客戶進行產品試製等。 7 S v4 H: [. ^( p( U
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40奈米製程是目前半導體產業最先進的量產製程之一。台積公司係於今年三月份對外公佈40奈米泛用型及40奈米低耗電製程相關計劃時程,其中40奈米泛用型製程適用於高效能的產品應用,例如中央處理器、繪圖處理器、遊戲機、網路、可程式化邏輯閘陣列(FPGA)以及硬碟驅動晶片等產品應用;40奈米低耗電量製程則適用於通訊基頻晶片、應用處理器、可攜式消費產品以及無線通訊產品等應用。 $ R! Y \3 E3 O
5 I5 C7 ]" h1 }7 o7 y( G. C. D% L8 u美商AMD公司資深副總裁暨繪圖產品事業群總經理Rick Bergman表示,40奈米製程是使得繪圖晶片及其他半導體元件更具成本效益的重要關鍵,特別是在2009年。台積公司量產40奈米製程,是AMD與台積公司長久以來共同成功量產先進製程的又一里程碑。
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美商Altera公司全球營運和工程資深副總裁Bill Hata表示,現今晶片設計人員所面臨的挑戰是如何在增加產品功能的同時不增加產品耗電。Altera推出業界最先進的40奈米可程式化邏輯元件(Programmable Logic Device),晶片設計人員可以藉此在現有的耗電規格範圍內,快速地進行元件整合及實現產品創新。
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美商NVIDIA公司營運資深副總Debora Shoquist 表示,高效能繪圖晶片對不同產業的重要性將會與日俱增,而台積公司40奈米泛用型製程所提供的優勢,能使得繪圖晶片的設計開發不斷地突破可能的限制進而更上層樓。, x. V2 E% m/ z
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台積公司全球業務暨行銷副總陳俊聖表示,就滿足台積公司廣大客戶群技術需求的角度而言,我們於此時成功量產40奈米泛用型及40奈米低耗電製程,可以說是最適當的時機,這也將有助於半導體產業以及其他產業的創新,走出目前經濟的低谷。
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台積公司40奈米泛用型及40奈米低耗電製程都已經通過製程驗證,也按原訂計劃產出首批晶片,並在今年10月份隨著客戶產品進入量產通過了產品驗證。如同台積公司其他世代製程,不論是40奈米泛用型製程或是低耗電製程,都可以搭配混合信號、射頻以及嵌入式記憶體製程,以滿足多種不同的產品應用。, ?7 v; m4 {5 j8 N" C# e6 \
+ c8 R, g9 d% R* ?" l* h3 {7 K4 w% u: D台積公司先進技術事業資深副總劉德音表示,台積公司成功量產40奈米製程,又再一次展現我們一但提出量產時程就必定按時推出的承諾,也再次大幅領先競爭對手。目前多家客戶已經採用台積公司經過製程驗證的設計參考流程9.0版來充分利用40奈米泛用型及40奈米低耗電製程所提供的種種優勢。設計參考流程9.0 版納入許多創新的低耗電技術及工具,也提供晶片設計人員直覺式的半世代產品設計方法,無須針對不同設計工具多次自行訂定製程微縮參數,而是可以直接取得微縮相關參數,將原本以45奈米設計準則進行設計的產品,直接微縮至40奈米。此外,設計參考流程9.0 版也進一步強化了時序分析、以統計分析為基礎的設計以及可製造性設計功能。: m0 P7 i" |8 e* Z
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台積公司40奈米泛用型及40奈米低耗電製程的晶片閘密度(Raw gate density)最多可達65奈米製程的2.35倍。與65奈米泛用型製程相較,在相同的漏電流水準下,40奈米泛用型製程的效能增加幅度可達30%;如果是在相同的運轉速度情況下,其漏電流減少幅度則可達70%。此外,其操作功耗減少幅度則可達45%。另一方面,與65奈米低耗電製程相較,在相同的運轉速度情況下,40奈米低耗電製程的漏電流減少幅度可達46%,操作功耗減少幅度可達50%,此一製程也創下業界SRAM單位元面積僅有0.242平方微米以及巨集尺寸最小的紀錄。 |
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