Design rule change

yhchang

※ 引述《angle的大作》發表於 【2002-12-30 13:59:35】

請問各位先進
如果設計是以(MIX)umc .5um2p3m去LAYOUT,但是下線是以(digital)umc .5um 2p2m是否可以(LAYOUT 是只用到二層METAL 而已)

yhchang

  
實際上 2P3M 和 2P2M 的差別是 2P3M 將 Metal 2 去掉就是
/ U2 C) q1 c2 W  s- g2P2M , 所以你設計時是用 2P3M 得話, 你的 Metal 2 的 rule
就要參考 Metal 3 的 rule,這樣你的 layout 就可直接轉成 2P2M
, U& @1 i: E; f2 U的 process.
# B! L1 o; }+ F7 C& j
有個問題,2P一般都是 Mixied mode process, Digital 應該是
$ g( t2 M8 I) d% a/ B2 b/ M1P Process.

yhchang

. C/ o# E# Z: j8 ^6 O( M9 k, G+ D如果你要投(digital)umc .5um 2p2m  ,  你只要在你的設計(layout)不要用到matel 3即可且比對此兩份rule是否還有那些其它的rule不一�?!
( V  }5 w/ A7 l6 }& H, E0 }2 h這樣你就可以轉投(digital)umc .5um 2p2m  
而以上那位仁兄所說的  可是錯的
5 a0 z# J- X7 @. t& x0 V, d因為metal1是無法直接跳metal3的
4 J! ?2 U( k$ U7 Q5 o

yhchang

+ u  D5 m: U& G3 I4 P(1)所謂的digital製程只是口語上的習慣,晶圓廠一般不會講什麼數位製程或類比製程
(聯電比較喜歡列一堆有的沒的,像mixed-mode,logic...等等,有點兒囉嗦,台積通常比較簡潔明瞭;
題外話~不過就rule的內容而容,聯電的很簡單,台積的就非常嚴謹了...)
) e, R& E* k+ s0 h" ^  N) D/ C& k, o. H+ ^,就是把製程的主要特性列出來,設計的人自己找適合的來用,當然,double poly通常是類比電路在用.

. r! N! `1 O. \: v(2)如果製程有三層metal卻只用到兩層,基本上馬克蔡先生講的是有道理的,
最上面的一層metal最好是用metal3的rule,不過也要要實際的設計來考量,
+ h, b3 }& Q, H( P' Y因為通常很多層metal時,各層metal的rule都會有些差異,理論上是愈上層的會比較厚及寬,
所以很多設計會拿上層的來繞power;不過聯電的rule好像metal2和metal3的rule都一樣,
所以也沒什麼好考量的,反正lay就是了,如果設計的電路會因為使用metal2或metal3的rule的小差距出現問題,
那不是電路是非常敏感且高級的設計,就是設計的能力太差了...

9 l* v' n  m! h. T$ b8 a1 x

salo2006

2P 應該只用在 HV driver/DRAM/flash/OTP...
4 J1 Z: y- x1 Y- Q) x9 iLogic/Analog/RF/SRAM always use 1P

yhchang

我們公司是做DRAM的  實質上用的電容就是兩種類型
Stacked 電容(用MOS當電容)
& E1 U) i7 s/ p: e% t! o跟  Deep-Trench 深溝式電容
這兩種各有不同的大廠在使用.  所以誰好誰壞也不知道