我的365天~LAYOUT日記(終)

jianping

本文轉摘自YAHOO IC_LAYOUT討論版(家族)
作者為藍晶(crystal_blue26)
還記得那時我到這間公司面試時，主管看了我的履歷表嚇了一跳，問我半年換了兩間公司?會不會太頻繁了些，什麼原因呢!?我很幽默的回了一句"沒辦法都是因為天災"，第一公司間進去後一個月主管
3 `. X! o0 q1 _就離職，讓我在學習上有困擾，第二間公司做了一個月公司就收起來了.....沒辦法不離職，主管說那我們這裡應該不會有這兩個問題，另外他還問了我"對layout有興趣嗎"，各位看倌如果是你，你會怎麼回
7 N$ I" X$ T' g# \9 S. F1 S答?是否會為了增加主管的好感度然後就說"有興趣"，我的回答就是"我對layout目前還沒有興趣，但他是一份工作，把工作做好是我的本份，至於未來會不會有興趣目前不知道"，另外就是我的希望待遇，我填的跟我第一份工作相同的薪水，理由是在我還沒辦法為公司創造利潤前，我覺得我實在沒臉去要求別人給我多少，但起碼給我一個新手的價格@@，隨後我錄取了，由於公司的RD部門是新成立的所以layout的人數只有兩人，一個是我另一個就是經理，那時公司只有一個project在go，我就負責畫數位的部份，類比的部門就是經理在畫，就這樣過了二個月，在第一顆IC TAPE OUT沒多久，主管他..............離職了，唉~我還真是命犯天煞孤星，註定孤苦一生，那時還真的有這種想法，但我想要
試試看自己的能耐，所以並沒有打算離職，公司的第二顆IC就由我當LAYOUT LEADER，硬著頭皮接了下來，所幸當時有一位designer他做過layout 一年半 也畫過相同的ic，有他在旁提點讓我心安了不少，之後公司為了培養我們的能力另一方面也怕我們畫錯，就在每天的早上review昨天畫的圖，有問題立即改正，就這樣二個半月我跟另一個layout獨立完成了一個IC，那時我每天工作12-14小時在TAPE OUT的前一天為了查LVS的錯，第二次的夜宿公司，最後才發現原來是電路的PIN NAME打錯導致LVS一直過不了，也因為這樣這張LAYOUT圖我前前後後看了很多次印象十分的深刻，就這樣我熬了過來，回頭看這幾個月來自己的成長，那種心情實在是很開心，雖然現在我畫圖的速度也不算快，但我已經有能力去review之後的layouter所畫的圖並指出哪裡有缺失，也有能力去解決別人的DRC & LVS 的問題，在公司半年的歲月裡除了每天工作依然是12-14小時外，假日的加班時數也突破了190小時，六個月來我平均週休一日，這種日子很累很辛苦但踏實，今天自己所賺的每一分
' n# t( @: @/ {9 m錢都對的起公司對的起自己，而且我的所知所學並不會吝嗇的去告訴別人，算是對公司的一種報答，成就別人~也成就自己~何樂而不為呢 ^^

yhchang

這樣的LAYOUT工作實在是太操了
我門公司的LAYOUT工程師並沒有那麼辛苦
基本上是日出而作  日落而息  
& ~) D8 \7 a9 k2 d8 `. N不過薪資也很差就是了   這故事告訴我們一分錢一分貨

ephoton

畫 Layout 真的很辛苦, 我是一位 Designer ...以前在學校只要能下晶片的時候~~~
發現電路還沒有完全被設計完...就會開始 24hr 的跑電路模擬~~~
跑完之後也沒有辦法喘口氣...然後就開始畫 Layout ...然後 DRC, LVS....
/ w0 K$ `% P% v2 `: a5 Q最後發現還有一點時間...再回去模擬電路, 看看哪邊可以再做修改加強的~~~
9 j8 p( M3 t0 I% J& e6 [% t也是日以繼日的跑跑跑....

現在我才 25 歲...發現體力大不如前了~...Orz...
才剛入社會...就開始萌生退意了 = 口 =... (驚...

yytseng

其實 LVS 錯誤很好抓到
4 U; w0 t6 r- }4 {/ [只要你把 report file 看懂
既然會看 command file 應該這部份不是問題吧~~
, G2 Q2 i- [' x6 G$ q2 I! U
3 A! L5 M3 Q& k6 J1 A. g8 [% D# U另外加班部份,其實也是一種實力表現,如果你經驗很久了,應該就不用加班了吧?
: ?$ ~$ t* C  M1 [如果一個做七八年的layout engineer 還需要每天加班,可能只有 M&m 公司才會吧
# a4 Z2 W6 I5 C1 E, H. V在科技業,用頭腦做事永遠比用身體做事好,每天花一小時想一下,今天有哪些事情可以改進的~共勉之

gary0128

請問什麼是LVS...................................................

heavy91

LVS=Layout Versus Schematic

- E4 p) w) U, U% \1 e可是我不懂中文的意思.....有人能翻譯一下嗎？

fbte

LVS 是不是可以解釋為 “版圖與電路對比” 呢？

yhchang

LVS   Layout  Versus Schematic
% Z0 e. a) I1 g8 J& C5 J
意義為   積體電路佈局與電路做比對之意
因為   你設計一個電路
. q! |" C& b. K6 v/ t2 [5 Z0 z; w接下來   你再畫出這個電路相應的 Layout

但此時你並不能保證   這個電路  與這個 Layout  是百分之百 Match
! z1 y4 Z8 D, m(意思是 你的Layout裡面 可能有接錯  畫錯  少打Label/Text 甚至是把某些線short在一起
  但是你也不見得能用肉眼看出來)

所以這時候你只好借重  EDA 軟體   你把  電路與Layout 都扔給軟體去做比對
. q8 [, p( o+ Z( L7 h& W# b/ v6 T如果完全正確   軟體就會通知你    不正確  Tool 也會回報錯誤訊息
5 l' ~: x6 ]4 P直到你改對為止,   這時候    已經通過 Design Rule Check與 LVS的 Layout  才可以拿去 Tapeout
+ e' a& a4 E% g(在不考慮Post-Layout Simulation的前提下)

gengwd

谢谢搂主的分享！感受到了蓝晶朋友的机智，韧性、聪明和富于挑战性的精神，R&D就需要这样去拼，未来是让人羡慕的!

skeepy

師傅領進門，修行在個人，想當初學了三個月的PCB，該
( d  H9 h- \+ B' v1 f) P部門就解編了，在沒有任何IC LAYOUT的背景下有機會進
入目前的公司，有時是機緣讓你學的更多。

a1ex_ting

這系列文是我在Chip123看到最受用的一篇文章
雖然自己不是作這方面的
7 @# G8 p; p7 M8 F但是工作過程的起起伏伏是每個人都有經歷的
  |  B9 d; A. d' W回頭來看總是有甜有苦
希望每個人努力過後都能得好甜美的果實

cathy2w3e4571

看完您得心得!真是感動! 感動是因為真正為工作而付出 有收穫得同時 我想內心是喜悅得心情.
專注在debug時間裡面 既是痛苦又感慨 !!!!
但是 在沒有興趣 又必須為錢而工作時 我想去作這份工作真得心理只有香蕉芭樂而已!
作研發這久 一值想要跳入這行 總是因為 看到這些前輩們 這辛苦得在這圈子裡面 我常常會徬徨!
因為 要是沒有起色 這些時間跟金錢 我想是不是到最後是一場空! 部是走人之後 就可以收場哩!
( F! d' R* c/ g9 F" ]$ G加油加油!! !!!

taipeimannn

how about your new job now?

can share more with us again.
2 H+ C! p" ?4 |
$ }8 _1 n0 w* W3 a8 I$ v1 ~thank you that you really point out many sides of layout job.

yjlj

我只想知道你薪水多少阿~~
9 u# x# ~) j; h% u; X( i7 e# ?; P當初提議的你填多少薪水阿

jayfei

有志者事竟成, 這篇文章真是好!