關於STI製程,dummy的問題?

tommy01

最近在畫STI製程,mos兩邊要加dummy
主管說兩邊的dummy一定要跟中間的mos共用
中間的mos s端接vint d端接其他net:a
+ g) U  v  t1 I  C5 L# r, I跟s端共用的dummy g,s,d端都接vint
; e) e) P6 ]5 q1 N: O) M: M跟d端共用的dummy d接net:a s端接vint gate也接vint
問題一:STI製程,dummy一定要跟中間mos共用嗎? 我原先是畫沒共用的,所以dummy跟mos會有一段space
' F" U+ p7 r) u1 B3 C+ _問題二:跟s接的dummy是ok 但是跟d端接的dummy 有一各端點接net:a 其他2端接vint 這樣接會有問題嗎?

tommy01

問題三:主管說如果不共用的話會有STI 造成Vth不一樣?