關於加guard ring 以及在lvs的erc error

gyamwoo

各位好。
5 c8 h/ j0 e! G我在CMOS_Transistor_Layout_KungFu這本教layout的小冊子中，在guard ring(GR)的部份讀到
$ t  h9 x! _8 q6 \5 q. BNMOS要加 N型GR接VDD，可以吸附N型少數載子
4 w! U7 x# v' {: v* f; x7 I  v9 u" OPMOS要加 P型GR接VSS，可以吸附P型少數載子

不知道經驗豐富的你們是不是都這樣做？
一個BLOCK裡除了所需的POWER之外還有兩種型態的GR？
; U; _/ F. X2 j# P1 @- T我覺得這樣有點麻煩。因為我想若是不管N或P，只要在外圍圍一圈N或P型GR，異性相吸，同性相斥。相
* P' h. r6 v" u4 w% G9 Z9 A斥的載子會因為空乏區的關係要走比較遠的路徑跑到別的BLOCK，這樣的影響應該相對比較小吧？

另外，我是用TSMC 0.18UM的製程。在做lvs的時候也會有做ERC的檢查。我因為多加了這些浮空的GR
造成我ERC有錯，是不是可以不用解掉呢？還是有方法解掉的呢？
: C6 v4 Z( z* R. T& F" M& K  W* N附一下我的圖： 上中下的GR都是ERC有錯的部份，我問了CIC都沒回應我…難道這是非常小兒科的問題嗎？


2 L( J" u1 w# p" K' |[ 本帖最後由 gyamwoo 於 2009-10-23 01:10 PM 編輯 ]

gyamwoo

小冊子好像沒丟上來@_@
* ~  b& S% r1 {小冊子好像沒丟上來@_@
- F- z6 ^1 A1 y- k$ M$ _8 C/ {小冊子好像沒丟上來@_@
& b% f# q5 N* Z  x小冊子好像沒丟上來@_@
% ^7 K6 G" X0 U% W2 ~/ f說實在的還不太會用chip123上的功能

clarkhuang

如果確定都有連接上了  此錯誤可以忽略掉

motofatfat

我因為多加了這些浮空的GR'
8 G9 Y" M& ?. r6 d( ? 造成我ERC有錯，
是不是可以不用解掉呢？
還是有方法解掉的呢？

- `" O5 H9 j9 L; `' p# ~儘可能不要浮接
2 }' E9 l6 u" Q) x
. d3 R- K7 U5 ?$ L. f如果確定都有連接上了
& j1 E9 i, K7 }4 i7 E; W9 ?+ L 此錯誤可以忽略掉
因為
有時候是 POWER NAME 沒在rule file 上
% `$ V& \7 u' q+ xex:rule file 只認 vdd and gnd 是 POWER 和 GROUND
那你用 dvdd dvss 就會出現
floating nxwell 和 floating psub

' w* t  j& C: |% B0 f1 @有時候是PSUB2  造成 一些  獨立 ㄉ PSUB

( k4 s8 l# x& [我問了CIC都沒回應我…難道這是非常小兒科的問題嗎？
------
( R$ u2 I$ x2 b- B6 g被你猜中了 通常只有菜ㄉ人 才會問這種問題
+ w! A' l- P! M8 b- h, w% r就是常有一些菜ㄉ問題 讓 教授們 不想去回答
$ `3 r5 D6 \0 G0 O9 M所以我有空 會在這裡 哈拉 哈拉

skeepy

你的圖浮接的PGR OR NGR有確實的用METAL接到VDD或VSS嗎？
' a$ H% D; s9 H/ C, ?/ N  q1 {& u你的LAYOUT DEVICE不是啥特殊的,這兩個ERC ERROR應該要清掉
才是.

12345

從圖看你的pring是floating,沒接到groud,erc會抓一定是沒接（但有的是有接蛋沒給ground name,這樣也會抓出來),我是會把ERC都解掉,建議ERC也要都解掉才算OK,不過有些ERC寫的人沒寫好,有些會有假錯,譬如hot well,也會被當成沒接到POWER,而抓出來,或者NMOS做在NWEL當CAP,這也會抓出來,會寫command file也能自己加上一些erc判斷,來讓IC WORK機率提高,commmand file還是人寫的,寫的人不一定會考慮很週到,自己會寫最好,不然就是給專門在寫的人去寫(大公司都有專門寫command file的)

gyamwoo

那兩條GR確定是會拉到chip的pad上，量測時會給vdd跟ground。
9 t: f' N9 X! P/ u" J0 z我覺得會認為是floating是不是因為我沒有接到任何一個mos或是device呢！？

gyamwoo

另外再討論GUARDRING(GR)到底要不要跟POWER接在一起，因為這會讓LVS簡單不少
是這樣的啦。以前在123上面看過說GR可以跟power接在一起，但GR的效果就不會比較好。
畢竟GR是要吸雜訊的，另外GR跟BODY或WELL會是逆偏的PN接面，有一空乏電容；如果接GR的電源或地是不夠純淨的話，其雜訊或抖動的電壓會不會耦合進電路降低CHIP的效能呢？
9 a, ~  P# h( h# b( d# b* }好苦惱喔