Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步,快速開始

Login

用FB帳號登入

搜索
1 2 3 4
查看: 22197|回復: 16
打印 上一主題 下一主題

[問題求助] 請問關於POWER MOS 的layout

  [複製鏈接]
跳轉到指定樓層
1#
發表於 2008-9-27 13:27:55 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
如題, 請問各位LAYOUT達人, 在設計POWER MOS 的LAYOUT時
  S7 g, _# F3 n& d* p3 z1 ?* p$ d* g! Z6 {. g  {! `2 L
有沒有比較省面積又可以降低RDS的做法呢?有參考資料可以提供3 z1 e+ U+ Z0 V1 I% w; g
. V/ F& n3 b5 t, L6 q: t6 h
小弟研究一下嗎? thanks
分享到:  QQ好友和群QQ好友和群 QQ空間QQ空間 騰訊微博騰訊微博 騰訊朋友騰訊朋友
收藏收藏 分享分享 頂3 踩 分享分享
2#
發表於 2008-10-10 12:53:06 | 只看該作者
你可以參考"The ART of ANALOG LAYOUT"這本書的P413~416,裡面的詳細說明power mos layout和power line plan,可以參考看看哦~~~
3#
發表於 2008-10-13 18:38:29 | 只看該作者
儘量共同Drain面積,這樣就以降低RDS.............................
4#
 樓主| 發表於 2008-10-13 22:44:59 | 只看該作者
請問CM168899,
/ c5 q: }8 W) s9 h! o6 k. c, G3 s1 q1 s
共用drain 會讓RDS變小的原理是甚麼原因呀?小弟不解,煩請解惑, thanks
5#
發表於 2008-10-13 23:40:27 | 只看該作者
原帖由 sensing 於 2008-10-13 10:44 PM 發表 ' `- u$ U  f; O' t' L& U2 ^: }  i, J
請問CM168899,
+ v# O4 q, m# K: ]
4 \# v, G' s4 h# p; C共用drain 會讓RDS變小的原理是甚麼原因呀?小弟不解,煩請解惑, thanks

$ F+ p& ?) t# @7 `! t1 z
. U/ L/ L7 D4 o2 f: J/ khello!
' ]- |# Q0 v, k( q1 ]; v共用drain主要的目地是要保護或隔離drain端訊號,因為一般會drain接output signal,source接gnd鐹vdd,利用source來隔離與外部(core的部分)訊號。- M3 }' g, I) k/ h
Rds要小呢,主要考慮在POWER LINE的PLAN,你可以參考"The ART of ANALOG LAYOUT P413~416",但實驗上的效果還是需要自已經過驗証,畢竟每家公司產品都不同,並不是所有的CASE都可以統一套用。
; D9 m( m1 H, @+ H+ u$ R7 X另外,你也可以參考別家公司的IC, 看他們在power mos方面是怎麼plan的。
6#
 樓主| 發表於 2008-10-15 23:10:04 | 只看該作者
可是從書上要降低RDS的方式無非是加大(W/L) ratio, 或是提高(VGS-VTH),. D4 C: ]: {$ s. g  `

8 D5 G% a% y8 C$ u' P因此通常POWER MOS的面積都不會太小, 所以才有書上non-conventional的LAYOUT方式/ o# r& D  c4 q7 g, }4 u4 }

8 e0 A" t( W# S& M2 P0 q目的也是提高單位面積內(W/L), 因此小弟不解POWER LINE的PLAN指的是METAL的拉線嗎?+ |# x$ X7 L+ t0 T' z

! ]& p4 ~2 q0 S4 B煩請高手替小弟解惑, thanks
7#
發表於 2008-10-15 23:28:08 | 只看該作者
原帖由 sensing 於 2008-10-15 11:10 PM 發表
2 P6 g) Q# p9 l! E  ~可是從書上要降低RDS的方式無非是加大(W/L) ratio, 或是提高(VGS-VTH),' _, J  g9 v7 r4 n' J

" [" [; e+ L: i# Q8 H因此通常POWER MOS的面積都不會太小, 所以才有書上non-conventional的LAYOUT方式) ]" B+ ~. s4 e# q, C5 B$ E  g+ @

, }! M9 D' S+ V目的也是提高單位面積內(W/L), 因此小弟不解POWER LINE ...
* L3 V6 k- D+ }, `( M9 O
' o# u" F- ~! [# p: i
POWER LINE的PLAN指的是METAL的拉線嗎?3 }% U' O1 W$ r2 a8 h; c- j8 X
→ 是的~ power line plan不佳,會響影RDS比較多,另外bond pad和bonding wire多寡也會有影響,一點點。
8 Z0 Q& L7 @% P8 ?; a- @/ z但,影響多多或多少,可能需要多多實驗囉。
8#
發表於 2008-10-18 12:04:18 | 只看該作者
而且,雖然「要降低RDS的方式無非是加大(W/L) ratio」,但你絕對有成本上的考量,不可能無限制的加大,所以應該想的是,如何在有限的面積內,能夠達到最小的RDS,所以sometimes會考慮用井型,或蛇型,或許能夠將單位面積內(W/L)提到最高,但同時還需考量esd的問題,因為將 單位面積內(W/L)提到最高,esd效果未必ok~* d8 ]6 E( `. i5 }
另外,降低rds的方法如上一帖所說的power line plan,正確來說應該是diff以上的metal plan(m1~mx),都會有影響。
9#
 樓主| 發表於 2008-10-18 23:21:18 | 只看該作者
恩, 小弟同意樓上小包兄的見解, 通常w/L並無法無限制加大, 雖然這是最有效降低RDS的ㄧ個方法% T  T' Y; t/ l

+ B4 F; W* D9 F% I0 b- T其實, 所謂的"較低的RON"應該是在相同的LAYOUT面積下來比較才有意義, 也就是說在相同的面積下
4 m6 K8 D: W. F: b2 G" m- R, e/ s4 @* ?" L$ _" u) z
創造出更大的W/L比值, 當然各家方式不一, 只是您所說的metal line plan真是會造成無法降低4 [) G4 `8 z* D+ Z
9 \' j4 E/ O; N& Q3 ]2 l9 J
RON的 bottle neck , 這點小弟是比較需要好好了解一下說, 通常metal 的走線應該也是儘量加大線寬
7 e; w* Y( a% D: w- w* y+ A& n: x& T# M3 l8 W, l! k' u" |7 H4 o4 X
還是有其它方式, 小弟願聞其詳
10#
發表於 2008-10-19 00:50:18 | 只看該作者
你可以從這個角度來想,power mos一定就是一種length,所以mos從drain到source的等效阻值是固定的,這是rds的基本值,那剩下多出來的阻值就是pad到mos contact的阻值,這就是我說的metal line plan的重點了,plan佳,會使pad到mos contact這一段路的阻值小,這樣去降低rds才有效~那要怎麼plan呢,其實可以試很多種方法,並且可以自行計算其中的等效阻值以找到最佳的方式,不過還是要經過實際驗証啦~我能說的就這麼多囉!!
11#
發表於 2008-10-21 14:09:14 | 只看該作者

POWER MOS 的layout

u can reference pattern of RT( _8 w8 Q" z2 {; b! X# E' Z! k
I have apply a pattern for power mos strature
12#
發表於 2009-10-23 21:20:44 | 只看該作者
一直沒時間看the art of analog layout,太多了懶得看
: K% ~- a* D- H感謝大大的經驗分享,收穫良多....
13#
發表於 2009-10-30 21:39:17 | 只看該作者
看来the art of analog layout 还是 必须好好去看看的啊!!!!!!!!!!!!!!!
14#
發表於 2009-11-2 22:35:24 | 只看該作者
PS:补充以下内容,以便防止有混淆的概念9 Z# Z1 j6 h) ^9 m0 {

8 \  v, N* Y) {9 t& \/ l1,决定POWER MOS性能的因素很多而不仅仅是RDS
- U, U0 z, @/ D* y. e# B8 @6 u" [2,TOP Metal 的 power line plan基本不会影响到RDS(不考虑METAL RES情况),而是指较合理的power line plan会省出额外的空间来增加W/L,从而降低整体MOS RDS
8 y6 S2 ]# m2 K' R' V2 q+ l3,S/D合并不能降低RDS,相反就合并的管子本身来说,反而会增大RDS(S/D 与金属接触面积减小),这一点在差分管匹配的时候影响尤其巨大。这样的优势是,降低S/D面积,也就降低了D端电容,同时也省出额外空间,可用于增大W/L,从而降低Ron。
- O6 _! x" b4 q4,另外,出于ESD的考虑,有时候我们需要增大D端电阻,因为反偏结受冲击损坏几率较高,大的RD用于缓冲能量.所以这样的POWER MOS D 端更类似于ESD管,接触孔较 POLY远,RD增大,但是通常这种影响相对与沟道电阻而言,是为不足道的。5 H7 R, g* Y  g( E# E! N3 u
5,Hastings的那本版图艺术非常不错,但是他的策略更适合于老工艺,可以参考他的思路,结合我们的设计,自己创新出合理,可靠,紧凑布局,也可以参考下其他大厂的做法,一定会有收获。
! h$ g* ^4 q. U' M) C) r- y& k0 |8 o2 e6 B& C1 t
祝好运,如有误请提醒更正。:)
$ v2 c' z1 U' W9 T; L  X/ O) e% _% l3 n2 M0 a; T/ `
[ 本帖最後由 CHIP321 於 2009-11-2 10:49 PM 編輯 ]
15#
發表於 2009-11-2 22:50:36 | 只看該作者

回復 14# 的帖子

「power line plan基本不会影响到RDS」→我並不同意哦~~事實上我們實驗出來是有差別的,而且有時後因為成本的考量,並沒有辦法選擇多層METAL或是材料較好的METAL使用,power line plan是很重要的。
16#
發表於 2009-11-3 08:58:25 | 只看該作者

回復 15# 的帖子

赞成15#,power line plan非常重要,不同的布线对RDS的影响post simulation就可以看得出。另外power mos通常都比较大,所以power line分布均匀也很重要,到各个mos的路径尽量差不多,否则电流会不均匀。
17#
發表於 2022-12-17 16:51:09 | 只看該作者
the art of analog layout 真的感覺需要看一下
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2025-2-22 04:53 PM , Processed in 0.178010 second(s), 16 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表