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這裡應該是您把DRC和LVS的error放一起講了,
" I7 d+ N7 w1 G- n/ M$ G3 [" p7 O' d. f8 }我把兩種error分開來解釋好了.
; Z/ R, a# J9 Z, l- @6 L' z以下先講DRC的error.5 S* e! J% j) d0 Q
1 ~& p8 `* _: C3 O* U3 G) ?) _% t
====================DRC Error=====================. a' O7 B" {2 q0 J: }' z; G
2 ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
3 v6 [1 [/ @- [3 b7 I
) b. h- q8 A( f若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,3 P) X, K/ I# K6 E6 W1 C# ^
此類錯誤在DRC驗證時就會出現了, Q1 f* z8 j% ~' t- o% o! h& v
不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
7 q7 Q: L0 A r( E2 |: @只是我自己把它歸在DRC Error而已.% v# s& Y: C# G T6 b" _& I
上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
( ~* i* y" b& N+ Z7 e6 \5 V如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
! Q7 P3 ~2 O3 @但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.. h0 ?. j0 E: x$ s9 _$ s
& a; i" `3 t2 w- G" @1 M1R1 Minimum density of MET1 area [%] =30& T# d7 H* ^3 o, Y( X: g' v1 r
1 M2R1 Minimum density of MET2 area [%] =30+ Z' P$ O; ?9 p' o9 _9 L" O/ ~
1 M3R1 Minimum density of MET3 area [%] =30
+ V5 m8 e) Z1 Q3 s7 D( d. r9 x1 M4R1 Minimum density of MET4 area [%] =30
- ?+ ^* K# r1 X" |/ T8 |
; g1 I$ i9 C* O Y# q5 B; ]以上四條, 同樣如海闊天空大大所說, 為metal density的問題.# R: j3 r- R( z* i
為確保製程良率, foundry通常會制定這樣的rule,
/ \: z0 ^, ^9 Z% _- M) H不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
) z* |+ N C8 I: F以及要用來補metal density的dummy cell的size及其所需間隔的space,. v9 x* q M' p2 U1 l9 E5 w6 H
則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
m4 r8 F' i4 Q& n. ~( w0 [) W" h應該在蠻後面的地方, 您可以翻Design Rule看看.
& V3 n, M9 X5 [4 ~. E/ T
8 j5 y* [/ H; T1 POC1 Minimum POLY1 to DIFF spacing = 0.2
5 z- V: j1 G, ~" m
; W# w: z( O! @4 ~* r& H8 `% j! V上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
* g, ]) ?1 A* z! m( s$ z! X用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
; Y& V; E) D/ w個人猜想, 以及根據經驗的猜測呢...6 x# ~4 N: a$ P9 a$ _, K6 s. ^
很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,* r( V) d+ i# j4 w0 G
或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,) O' \% }$ Y, A7 ]: ?. d
而此點與上述的metal density無關, 是一定要修改的DRC Error.9 Y+ r! e6 p/ u) w4 O: w: W
! c# }/ ^* V6 T8 m+ T1 }
====================LVS Error=====================
! e/ W2 L4 d. |3 W再來是LVS的Error:" A: ]/ A3 j" l
3 i8 `( V$ _8 _& \/ t& o7 H4 Label/Pin is on a net with a different name
/ }: R7 r; h/ {* ?2 L( F/ T1 I" N7 f( {. ?9 ~9 ^. Q
這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了. F/ c8 p P* O3 w# r9 Y! C6 l1 l
廣義的來說, 一條metal線(或應該說是一個節點),
0 J4 ? Q3 Z, @3 ^ ]絕對只能有一個名字, 也就是它就應該只能打一個pin,
$ G5 Q1 e9 q4 s/ i1 G我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
0 T7 i% A. ]4 {( m x3 X或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
& n) \% z! n1 p7 W. B: @那麼這一條error應該就能夠解決了.
& Q5 m, e( g8 O+ E) X" q0 v' g- A- ^9 O
1 Figure Causing Multiple Stamped Connections# t- v8 c- d* Q$ M/ _/ L' v5 s
1 Figure Having Multiple Stamped Connections J8 L( t% c# K! u
# F2 W& n/ _, r這兩條的話呢, 如果沒有意外的話,
. G) _: E2 g9 }+ E) C其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
* _$ t9 e* ^" \) H* g4 `: a所以若是您解決了上面LVS的第一條Label/Pin的問題之後,) C) K0 a: i, M, V* K9 Q
照理說這兩條就不應該再出現了, H) O4 B2 z: X3 P$ p
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了." ?- Q7 c' p2 X9 v+ M9 \4 e
! y e9 {; N/ b, y: J最後補充一點點東西...
4 {/ |) q$ q2 {) v, l" j6 X看您發問時候的問題排版, ERC那條排在最上面,1 B" L4 H, y% [
所以我猜有這幾種情況:! U6 @( z, P: K# M6 m) r9 ^7 J+ `
1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
3 s) ?( l6 M- I% r5 o8 p P2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.+ ]2 V3 a5 _, X$ q$ x# J8 i
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...
3 |! u& ]; V( F
/ y. Q/ S7 r# N& z; {3 C一點點經驗, 希望有幫上您的忙!! |
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狗仔卡
發表於 2007-9-6 22:25:20
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