6/18 工業局專利商談會 鎖定半導體及晶片設計，逾600件重要專利、30項關鍵技術

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【台北訊】為協助廠商有效率地取得關鍵技術與專利，搶得市場先機，經濟部工業局6月18日在台北市和平東路106號科技大樓4樓，舉辦一場半導體及晶片設計主題式技術與專利商談會，本次活動完全免費，歡迎業者前往參加。
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- |( u* Q2 t6 \+ b  g9 R　　為提升我國智慧財產之商業化、產業化效率，工業局委由工研院執行本年度「智慧財產流通運用計畫」，工研院技轉中心指出，此次商談會特別邀集國內產學研機構，發表所開發並計畫移轉之半導體及晶片設計領域的技術與專利，其中超過600件重要專利，與30項關鍵技術擬進行讓與與授權，有興趣之廠商可在商談區內與項目發表人進行 1對1之洽談，瞭解其專利及技術內涵，增進專利讓售、專利授權、技術移轉或合作之機會。

　　此次專利商談會，18日上午場次以半導體領域為主，下午場則鎖定晶片設計領域。工研院智慧財產流通運用計畫主持人－工研院技轉中心主任王本耀，將親自主持此次商談會，技轉中心經理陳金水也將就智慧財產流通運用計畫，向業界做詳細的說明。
　　洽詢電話：（03）591-2873，許萬龍先生。

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時 間	題      目	發   表  人	商談會
08:30~09:00	報    到
09:00~09:10	智財流通運用計畫計畫主持人 致詞 % P2 ?6 N4 Z4 w	工研院技轉中心 王本耀主任	1對1商談
09:10~09:20	智財流通運用計畫簡介 7 D6 b; F: {+ }+ e$ e! }	工研院技轉中心 陳金水經理 / [7 U9 U. N0 m# K3 M7 c
09:20~09:40	A1新唐科技之半導體製程與 ! G3 a' H- i" A- A2 t/ l+ C; }元件專利組合介紹 I 9 V2 l. U1 a. P5 _	APIPA 吳冠瑤 專案經理
09:40~10:00 * ~% X/ W% C2 Z7 t	A2新唐科技之半導體製程技術專利組合介紹 II # f7 f; k3 b- Y) C3 o, Y# K* L, }	群創知識  莊閔文 專案經理 / d; e2 i; ^7 \9 a: B/ Q
10:00~10:20 , ?6 a0 N, x# y# h& ~	茶敘時間 8 n3 e- O' C% Y+ c$ K0 w5 J' z
10:20~10:40 $ J. o/ Z4 R; p# c2 E5 q% a	A3 新唐科技之半導體製程技術專利組合介紹 III ' s0 B" e* |  Q& s# v	博澄  郭佩芸 資深專利工程師
10:40~11:10	A4 8 D- U% g0 O: ^! O3 OIC製程技術 ! L( D/ a! h, `& u" O/ g4 ^" U	台灣大學材料科學與工程學系 高振宏教授/楊素純博士 + c! |, Z; d: c4 J! ^( m: `
11:10~11:30	A5一種以氟化銨溶液應用於矽晶圓光電化學蝕刻加工之方法 & ~/ \& V: J6 f9 ?1 I( ^8 W	中央大學機械系 ' q8 Q0 r. u. G! P 林景崎教授/莊政霖博士 ! K& q* y4 A% F" [
11:30~13:00 1 f9 w$ S. S) j	午餐時間 ) }/ L+ v. [3 r2 S" O" x- h
13:00~13:30 # ]1 d& {6 S5 e1 Y	報    到
13:30~13:40 + k9 [" _! V, A	智財流通運用計畫簡介	工研院技轉中心 陳金水經理
13:40~14:00 % B+ ?9 j5 h7 _) g	B1 新唐科技之電路設計專利組合介紹 I	APIPA 吳冠瑤 專案經理 / b6 e" K4 E  M. @, l2 t0 V! i; k
14:00~14:20	B2 新唐科技之晶片電路設計專利組合介紹 II	群創知識 莊閔文 專案經理 $ T5 y$ B2 r  |
14:20~14:40	B3 新唐科技之電路設計與ESD專利組合介紹 III	博澄  郭佩芸 資深專利工程師
14:40~15:00   ?* o9 I% f* k0 L3 l0 H$ }/ y	B4 Processing and hardware computing of media or signals. . y& M0 L7 ]" c) E& q( u	中正大學電機系 4 ~. Y" [! q' K" U  p  d2 v, t0 w5 Z陳自強教授
15:00~15:20	B5 Low power multimedia Intellectual Properties (IP)	中正大學資工系 / {9 R+ ^; m+ F* j郭峻因教授
15:20~15:40	茶敘時間 / Z6 w& A+ ^8 w" i  e
15:40~16:00	B6 Low power circuits and CPU code size minimization techniques.	中正大學電機系 王進賢教授 &中正大學資工系  張榮貴教授 - B: I: J. l9 V* q
16:00~16:20 : \2 N! e) |9 T9 L& P# T	B7 動態二維旁通低功率乘法器等晶片設計技術 ) x: T* X- n  Y  X/ @- _	中山大學電機系 王朝欽教授 7 x( j8 m7 S% P
16:20~16:40 6 z: c! \1 ]# N	B8 數位類比轉換技術 9 N+ ]! J0 v! N; G% x3 W6 N* Sa.低功率數位類比轉換技術 . u8 d5 |$ R/ J& X- cb.高速數位類比轉換技術	中原大學電子系 + L! I7 [" p- [! G' M陳淳杰教授 / p/ S- B* c3 f
16:40~17:00	B9 生醫檢測系統晶片應用技術	中原大學電子系 4 ~* o4 S5 i& e5 p' H' v1 Z& B/ z鍾文耀教授
地點 + r" `: \- N' D- L' s8 n	4006會議室 8 i" }4 k4 K1 Z& m		4005 會議室

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技術╱專利名稱 - a% ^7 ?( m% @& y7 ~6 j	技術/專利說明 2 i" O% d: r8 Z; V* j; |	交易方式 - t1 T  Z: `! {/ |6 ?# @
A1 新唐科技之半導體製程與元件專利組合介紹	1.半導體製程技術組合共有4案7件之專利，技術內容為用以製造非標準積體電路的方法以及自我對準矽化物製程。 " ?& z/ ?+ x" \$ f. O$ C2.半導體元件製程組合共有16案29件之專利，其中美國專利有11件、中國大陸有5件、台灣專利有13件。包含自動對準金屬矽化物元件結構、晶方護環的製造方法、靜電放電保護電路之半導體裝置、積體電路元件、一種在形成BiCMOS元件時利用其製程同時形成電容器之製造方法及其裝置、組合式電感元件、製造SRAM多負載電阻方法等…	þ專利讓與
A2 新唐科技之半導體製程技術專利組合介紹	半導體IC製程技術專利組合共有7案13件專利，其中申請國家分別為美國3件、台灣7件、中國3件。其技術有用於高電壓操作之半導體元件、鈦酸鋇介電材料層技術，以及可被廣泛應用在橫向擴散金氧半導體元件之技術，使此組合可應用於半導體製程領域等~~~ 3 }* U6 e$ t; P! p/ \4 F	þ專利讓與 & L# L  ^  v  F: J3 C4 ~
A3 新唐科技之半導體製程技術專利組合介紹	本專利組合共包含54件專利，其中，技術領域又可細分為Graphics Database (2件), Metal Layer/Interconnect (11件), Dielectric Layer (1件), MOS Device (7件), CMOS Device (6件), NMOS Device (4件), Inductor (19件), CMP (1件), CVD (3件)。Metal Layer/Interconnect相關專利解決習知製作金屬連線時所發生負載效應的問題，可提升元件的可靠性。Inductor相關專利降低電感本身的寄生電容，進而製造出具有高Q值的電感；或可使電感器中基底耦合及寄生電容效應有效地降低；或降低雜訊的發生，且因為位在溝槽內而降低了化學機械研磨使用的情形。	þ專利讓與 6 O' Q" o# q: v8 W7 Z1 Q6 B
A4 # ]4 m8 [% W/ J9 y! w/ QIC製程技術 ; a# j# L8 {5 @8 Y: f6 y4 I	A.一種可抑制易脆之Au介金屬於銲點中生成之方法： 8 q5 g" [8 n+ r( z! U' x本發明為一種可抑制易脆之金(Au)介金屬於銲點中生成之方法，係利用添加微量銅元素至電子封裝用銲料中，藉由銅的作用反應生成銅-金-鎳-錫(Cu-Au-Ni-Sn)化合物，以抑制金-鎳-錫(Au-Ni-Sn)介金屬層的生成，藉此解決在印刷電路板或晶片承載基板上，經銲接後銲點申所生成的易脆Au介金屬層，進而嚴重影響銲點之強度及可靠度，並造成電子儀器及元件之損壞的問題。 B. 接點結構： 一種接點結構，適於與一銲點連接。其接點結構主要係由一銲墊及一鉑材質之阻障層所構成，且此鉑材質之阻障層配置於銲墊與銲點之間。此鉑材質之阻障層具有低消耗速率及抗氧化作用，用以取代習知之鎳材質之阻障層。 C. 控制接點微結構的方法： 一種控制接點微結構的方法，此方法係先於二主體上形成一錫層及一金層，且錫：金的重量百分比為20%：80%(±3~4%)。接著以一第一溫度或一第二溫度對錫層及金層進行加熱，使錫層及金層反應形成不同特性之接點微結構，以連接此二主體。其中，當以第一溫度對錫層及金層進行加熱，此接點微結構為一層狀結構。當以第二溫度對錫層及金屬進行加熱，此接點微結構為一共晶結構。因此，藉由調控連接溫度以對金、錫進行加熱，以產生不同特性的接點微結構，以符合各種電子裝置的實際要求。 6 \7 h2 D8 O) n# m2 Q- m9 o9 C$ n; aD.具有低鎳消耗速率的銲點： 一種銲點，適於配置在一接點上，接點至少包括一鎳層，其中銲點的材質包括銅，藉由控制銅在銲點中的含量，以控制銲點與接點間的界面生成物，因而能夠降低接點之鎳層中的鎳被消耗速率。 ; \& {5 K- H  v	þ專利授權 6 C! N* k( u3 g$ E0 _+ Yþ技術授權 þ合作開發 ; A3 i' K+ P# h# L$ S

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A5 一種以氟化銨溶液應用於矽晶圓光電化學蝕刻加工之方法 ' ^% m- n  v& U; ?8 z) i	A.技術特性： 本發明係有關於一種含氟化銨溶液應用於矽晶圓光電化學蝕刻加工之方法，尤指一種矽單晶之蝕刻加工技術，其係利用一含氟化銨溶液及配合照射鹵素燈以進行光電化學蝕刻。 + G0 _* n# f( N& a3 tB.技術優勢： 本技術之主要目的，在於提供以利用含氟化銨溶液成為ㄧ安全性較高且快速之蝕刻溶液，且可改善傳統氫氟酸溶液具毒性的缺點。 * V  b' p  V  p, V4 ^. n	þ專利授權 þ技術授權 þ合作開發 7 x5 ~* M7 A8 y: A: Z! ~, h ( o) n6 N8 {4 p, e1 _* V. h& e, s
B1 新唐科技之電路設計專利組合介紹	新唐科技之電路設計組合共有33案，40件之專利，其中美國專利有31件，中國大陸專利有2件，台灣專利有7件。其技術優勢包含可減少/節省晶片面積、改善電感元件/結構之技術、不受製程偏移影響的差動輸出驅動裝置、神經電路系統設計等… & v+ ~6 `8 ?2 h& q3 c2 ]3 m	þ專利讓與
B2 新唐科技之晶片電路設計專利組合介紹 " u& j, a. f  D0 h! B	晶片電路設計技術專利組合共有9案44件專利，其中申請國家分別為美國10件、台灣8件、中國6件、日本2件、韓國3件及EPO15等國。其中包含執行離散餘弦轉換及其逆轉之遞迴與並行處理方法及裝置、電源供應系統、掃描定時產生器等應用在電路設計領域之技術	þ專利讓與 6 v, ]2 }) ]/ ]9 z/ r' n   \) E: n, T0 V5 _
B3 新唐科技之電路設計與ESD專利組合介紹 * L. {: V; P9 `5 t( D7 d(IC Design & ESD Patent Portfolios of Nuvoton)	本專利組合共包含46件專利，其中，技術領域又可細分為Test (3件), Power Supply (8件), Comparator (2件), Impedance Network (7件), Frequency Synthesizer (3件), FSK Decoder (3件), ESD (20件)。Impedance Network related patents reduce the overhead circuits associated with it compared to conventional approach, and/or enhances operation with coarse and fine controls. ESD相關專利藉著金氧半電晶體的崩潰來觸發寄生的矽控整流器，達到靜電放電保護的目的；或是避免電流集中的效應，並進而提昇靜電防護能力。	þ專利讓與 7 C1 j( y& F; ?5 ^* ~5 n

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B4 1 O) L% Q# `) l1 HProcessing and hardware computing of media or signals. / E+ ]0 n8 Y8 X* U

1.多相位振盪器及多相位振盪訊號產生方法(Multi-phase oscillator and multi-phase oscillation signal generation method)： : ?- X) [# X! f. c+ UA multiphase oscillator employing the phase-setting and oscillation-generation mechanisms was developed for modern communication systems. The phase–setting unit includes multiple cascading phase-shifting cells of which number determines phase differences of output signals. The oscillation-generation unit consists of multiple oscillators to trigger the phase-setting unit. The configuration of the phase setting and oscillation generation isolated in two units can make the proposed multiphase oscillator having good oscillation quality and high phase accuracy. Therefore, the multiphase oscillator proposed herein can be widely used in various integrated communication systems, providing multi-phase signals at a high-quality manner. 2.一種自動偵測影像中有興趣區域之方法 (Method of automatically determining the region of interest from an image)： 8 W- o0 Y( H4 {" g5 ~+ jThis patent presents an automatically-determined Region of Interest (ROI) scheme which analyzes the image content and then determines the probable ROI masks. Additionally, probable ROI masks are constructed by categorizing sub-blocks as either interesting or uninteresting, smoothing sub-blocks of interest, and grouping these sub-blocks. ROI-encoded images obtained using this patent outperform ROI-encoded images obtained via the conventional schemes using fixed-square and object-segmentation masks. Particularly, the proposed scheme can easily adapt the ROI region with varied sizes and shapes according to the bit-rate constraint whereas the conventional schemes only adopt the fixed-square region and fixed segmented objects. 3.可提高CMOS影像感測器動態範圍之電路裝置及方法(Method and apparatus of a high dynamic-range CMOS image sensor with adaptive supply charge)： 8 o2 H  C2 c6 a' XThis patent presents a charge supply mechanism to increase the dynamic range of the CMOS image sensor in which two additional NMOS transistors and a feedback circuit is included. As compared to the conventional CMOS image sensors, the sensor proposed herein would have the following advantages: high sensitivity under low illuminance, the feedback circuit automatically controlling the amount of supply charges during high illuminance to delay photodiode’s saturation without any external control signal, and the Correlated Double Sampling (CDS) circuit easily coupled to reduce the fixed pattern noise. 2 u& E4 {7 E% u0 `6 @. k4.語音浮水印機制 (A speech watermarking scheme)： As speech compression technologies have advanced, digital recording devices have become increasingly popular. However, data formats used in popular speech codecs are known a priori, such that compressed data can be modified easily via insertion, deletion and replacement. This patent proposes a content-dependent watermarking scheme suitable for Codebook-Excited Linear Prediction (CELP)-based speech codec that ensures the integrity of compressed speech data.

þ專利授權 þ技術授權 # {1 A. }' H. W/ ?# l! a) Y) y

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B5 & F6 V" R( D4 w* l' i- {  \2 v4 WLow power multimedia Intellectual Properties (IP)

1. H.264 BP/MP/HP video decoder IP ' R$ d  S# M$ l9 `( I本技術為低功率/高效能H.264 BP/MP/HP video decoder IP, 具有低功率，低硬體成本與高處理效能，此IP之硬體成本為130K/320K gates及3KB/7.5KB local memory，並且能運作於120MHz/150MHz即可支援H.264 BP/HP HD1080 video@30Hz之即時解碼，此IP已達到世界水準之設計指標(Published in ISSCC2006, IEEE JSSC 2007) ，其優異效能表現也獲得多家國內知名之IP/SOC設計公司的青睞，目前已完成五件技術移轉，同時此IP之研究成果也獲得43rd DAC/ISSCC 國際IC設計競賽晶片組第三名與第六屆旺宏金矽獎優等獎。此IP技術包含一件美國專利(Devices for Video Coding) 與多件專利申請中。 2. Multi-Mode video decoder IP " W  g/ _, l) k7 e(JPEG, MPEG-1/2/4, H.264) 本作品 (Multi-mode Video Decoder)可支援JPEG，MPEG-1，MPEG-2、 MPEG-4以及H.264等多重視訊壓縮標準之解碼，在120MHz工作頻率下可達到HD1080@30fps視訊之即時解碼，並具備AMBA AHB介面，方便以SOC為平台之系統整合。本晶片設計可分別以120MHz@71mW/ 20MHz@7.9mW/6MHz@2.7mW達到HD1080/4CIF/CIF等視訊格式之即時解碼。此 IP技術規格已達到世界水準之設計指標(Published in ISSCC2007, and ACM Trans. 2009) ，其優異效能表現也獲得多家國內知名之IP/SOC設計公司的青睞，目前已完成四件技術移轉，同時此IP之研究成果也獲得44th DAC/ISSCC 國際IC設計競賽晶片組優勝、2006年鳳凰盃IC設計競賽特優獎、2006年教育部SIP設計競賽Soft IP不定題組特優獎、CIC 2007年優良晶片特別獎、2008年沈文仁教授紀念獎年度論文獎的肯定與第三屆TSMC Outstanding Research Award銅獎，於眾多IC設計研究團隊中脫穎而出，相當難得。此IP技術包含一件美國專利(Memory Controlling Method) 與多件專利申請中。 3. Quality scalable H.264 video encoder IP 本作品提出一支援可攜式裝置暨高解析度視訊監控應用之低功率可動態畫質調整之H.264視訊編碼器，本作品能夠以低硬體複雜度(i.e. low gate-count and low internal memory size)達到高階H.264視訊編碼效能，並同時具有Reconfigurable特性，可根據不同應用之需求選定不同之編碼模式，以滿足各式手持式與高階多媒體SOC應用之需求。採用0.13um CMOS 製程技術，本作品可於40MHz/162MHz 分別完成H.264 D1/HD1080 video real-time encoding。此IP技術規格已達到世界水準之設計指標(Published in ISSCC2007 and IEEE Trans. CSVT 2009) 4 T7 q8 O" R, I" C0 X，其優異效能表現也獲得多家國內知名之IP/SOC設計公司的青睞，目前已完成四件技術移轉，同時此IP之研究成果也獲得2006年鳳凰盃IC設計競賽優等獎，並獲得CIC 2007年優良晶片特別獎的肯定，同時也獲得2008年 ASP-DAC University LSI Design Contest 競賽入選作品，此IP技術包含多件專利申請中。 5 ]# U" e: M  p: M8 E( ~8 T" M" H8 y4. MPEG-2/H.264 MP video decoder IP for Mobile TV applications 0 V9 @/ N& S2 e( l5 z本作品可支援MPEG-2 MP 以及H.264 MP/HP多重視訊壓縮標準之解碼，為一顆多功能且運算能力強大的多媒體電視應用解碼晶片，此設計可以廣泛使用於未來HDTV與行動電視應用系統之相關產品中。本作品以TSMC 0.13um CMOS製程完成晶片後段製作，其硬體架構成本為438.4K gates, 10.9KB SRAM，晶片面積為4.25mm x 3.55mm，其最高工作頻率可達164MHz (TSMC 0.13um CMOS) ，同時本作品在150MHz處理頻率下可支援至HD1080i的即時解碼。本作品之相關研究成果，已經投稿至IEEE Transaction期刊論文審查中，其優異效能表現也獲得國內IP/SOC設計公司的青睞，目前已完成兩件技術移轉，同時此IP之研究成果也獲第八屆旺宏金矽獎設計組評審團銅獎、2008年鳳凰盃IC設計競賽佳作獎等。 5. Devices for video coding (US patent 7339507) ; {6 Y  M( T1 t% Y3 u本專利主要提出高效率之H.264 CABAC decoding方法與其硬體架構設計，採用Look-ahead code-word parsing, segmented context memory等技巧使得具有高度資料相依性之H.264 CABAC decoding能夠平行化執行，有效提升資料處理能力，適合應用於HDTV之視訊編解碼應用，此專利已運用於本校之H.264 MP/HP video decoder IP中，並且已經技術移轉至四家廠商。 3 }1 o' O. c( J& l1 A6. Memory controlling method (US patent 7464230) 本專利主要提出低記憶體頻寬之資料存取方式，主要應用於SOC系統中支援AMBA AHB OCB之外部記憶體(SDR, DDR)控制方法，此方法有效利用AMBA AHB OCB未使用之部分匯流排訊號來提供連續2-D視訊資料存取之資料相關位置資訊，供外部記憶體(SDR, DDR)控制器判斷是否需要預先開啟相關之Memory row or memory bank等，有效降低外部記憶體存取所需之週期數(即資料頻寬, 約30%~40% for MPEG/H.264 video decoding applications)，此專利已運用於本校之MMVD video decoder IP中，並且已經技術移轉至一家廠商。

þ專利授權 & C( E; j4 E% `þ技術授權 þ合作開發 ! P% ^. t. \( t8 `- e

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B6 # T7 x2 Y8 n+ I, q5 L: s5 [* bLow power circuits and CPU code size minimization techniques. - A! n% l6 }4 b2 PB6.1 CPU記憶體容量壓縮系統	本專利中，我們也提出了一個有效率的壓縮記憶體的技術。它利用二元樹的結構針對程式碼中的「重覆指令序列」(repeated instruction sequence)來做壓縮，並且提出了一個「指令先取」(instruction prefecting)的方法，來增進程式解壓縮的效能。 在壓縮時，我們先將程式碼分成兩個部份：運算部份和暫存器部份，然後利用二元樹的結構來壓縮運算部份。我們不斷地找出現次數最多的連續兩道指令，然後把這兩道指令壓縮成一道新指令。在解壓縮時，我們也提出了一個「指令先取」的方法，避免解壓縮產生閒置的發生，來增進程式解壓縮的效能。	þ專利授權 þ技術授權 þ合作開發 * O$ ]9 v5 `; Q0 U9 q! j3 \. d* L
B6.2 編譯器中省電最佳化排程之方法 : F( o7 B) W1 Q0 G# `	在此專利中，我們提出一個藉由CPU架構的支援以及程式碼重排的技術(code scheduling)達到省電的技術。它可以（1）使得功能單元(functional unit)的閒置時間達到最長，再將他們關閉；（2）以合併基本程式區塊(basic block)的方式，切換省電模式的次數達到最少。 為了達到上述的目的，本發明是以下列三個步驟實行的。（1）首先建立應用程式的控制流程圖，並依據使用的功能單元把應用程式分為很多個基本程式區塊。（2）我們以profiling的方式針對應用程式得知電量資訊並建立電量模型。對於不同的程式區塊，假使他們使用相同的閒置功能單元且彼此沒有相依性，就會被合併成新的基本程式區塊。此程序會反覆進行直至沒有程式區塊可以再合併。（3）關掉閒置的功能單元(idle functional unit)，並且賦予這些程式區塊合適省電模式。（4） ; m  Y( c$ U' c5 l: s- z1 Q最後為了減少電壓/頻率改變所造成的能量浪費，我們再應用程式重排技術合併使用相同省電模式的區間，以達到減少省電模式切換的次數。實驗證明本技術省電效果平均可達26%，並且可以微幅改善程式的執行效率。 ; u( N6 Q" F" N) [. A$ Z4 A4 j	þ專利授權 ) N( [1 I! ]/ M+ @# e2 Bþ技術授權 þ合作開發
B6.3   n. _6 S# i) O5 w% R' W4 S# `a. Low Power Dynamic Logic Circuit % ?. U1 z3 V$ Z3 s) r# X* \4 y(US Pat. 6,492,839) 0 x* I7 n5 y7 Yb. Low Power Programmable Logic Array Assembly   C) x7 p! ?; ]3 T/ p: d. f(US Pat. 6,433,577) c. Segmented Search Line Circuit Device for Content Addressable Memory (US Pat. 7,414,872) ; q, V2 J; ?" A4 m" O. `$ @(中華民國專利備查)   s) s6 t5 F4 w5 F% Y# a	1.這一系列電路屬性之專利技術，可以設計出高速而省功率之CMOS動態電路。 ! j8 W9 D2 q& S  t$ D2.所專利之低功率CMOS動態電路技術，可應用於programmable logic array (PLA)之設計，可以提供時序可精確預估之高速、省功率奈米CMOS控制電路設計，適合於高性能/低功率之CPU指令解碼電路設計。 3.所專利之低功率CMOS動態電路技術，亦可應用於高速/低功率NAND-type 之read only memory (ROM)、及Content Addressable Memory(CAM)等記憶體之設計。 ) X6 u  j& f" l4.所研發專利均已經過晶片驗證功能及性能，且發表於IEEE Journal of Solid-State Circuits (JSSC)世界頂級期刊或IEEE International Solid-State Circuits (ISSCC) 世界頂級會議。 2 b4 g; O' M& W	þ專利授權 - x* K" x6 e  d  ?3 Z+ c9 S( l! D, a" @þ技術授權 þ合作開發
B6.4 4 B4 k1 [4 k" g* xa. 單一低電壓電源金氧半正反器及其控制方法 (ROC Pat. 253,808) 6 g0 \5 y& R; \) T4 [; V: \" l7 Nb. Flip-flop implemented with metal-oxide semiconductors using a single low-voltage power supply and control method thereof ' X& e3 p2 U0 A  X- P(US Pat. 7,224,197)	1.這一系列電路屬性之專利技術，可以建構出極低電壓之CMOS電路系統。 " [! p; E8 S# a6 ~+ Z/ f2.所專利之極低電壓之CMOS電路技術，可應用於0.5V或甚至更低電壓之電池供電CMOS電路設計，可以提供極低功率消耗應用使用，或適用於太陽能供電系統設計。 3.所專利之電路技術可以使用一般商用CMOS邏輯製程進行設計，不需要額外製程步驟之額外成本。 4.所專利之電路技術可以使用一般商用電腦輔助設計環境(Electronic Design Automation) 進行設計CMOS電路系統，適用於一般標準元件(standard cell)為基礎之設計方法，節省設計成本。 6 \& W0 M4 X9 N5 t2 _9 J2 n& S$ E5.所研發專利已經過晶片驗證功能及性能，且發表於IEEE Journal of Solid-State Circuits (JSSC) 世界頂級期刊或IEEE International Solid-State Circuits (ISSCC) 世界頂級會議。	þ專利授權 0 ]0 s# g3 k6 A5 H- Bþ技術授權 % o5 B6 L# e! l2 ~2 A' o  p# dþ合作開發

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B7.1 動態二維旁通低功率乘法器等晶片設計技術	A.技術特性： 5 |1 k5 O7 b& p' H! ?5 O  f本發明(I267780 )係關於一種低功率數位乘法器之裝置與方法，尤其是關於使用動態偵測矩陣乘法器中2維訊號的裝置與方法，來達到降低乘法器中不必要的訊號轉態，進而達到節省功率的消耗，使得乘法運算模組得以使用較低的功率消耗而達到相同的運算結果。 B.技術優勢： ' }: m6 ?& r# g  ]" Y: u9 H3 M  J1 G本發明之新穎性在於先前技術都只提出一維的旁通乘法器，而本發明首先提出之二維旁通低功率乘法器，相較於一維的旁通乘法器來說，功率消耗明顯低出許多。 / ?. y% n4 r/ @# G! J4 f7 K	þ專利授權 ) X) z0 M9 k6 }" Wþ技術授權 . C* m! _3 q3 I/ l9 wþ合作開發 2 V* }/ U8 Q! N' x
B7.2管線式無唯讀記憶體直接數位式頻率合成器 . x& h% J7 m$ D- J) B& d	A.技術特性： 本發明(I284802)係關於一種頻率合成器之電路設計，尤其是關於一種無須使用唯讀記憶體（Read Only Memory， ROM）且依照四倍角公式設計之管線式無唯讀記憶體直接數位式頻率合成器，前述管線式無唯讀記憶體直接數位式頻率合成器運算所需之高位元乘法器經簡化為低位元乘法器與加法器，可以提升輸出頻率、節省電路面積，並保有優良之頻譜品質。   r' E( p' e5 Z4 u8 }* `0 UB.技術優勢： 本發明之新穎性在於以適合特殊應用晶片(ASIC)使用之通訊協定與以射頻方式同時傳輸指令與功率之方式；本發明之專利授權可行性在於同時提出系統架構與通訊協定之方式，期望能同時保護此新穎之系統架構與通訊協定結合使用之智慧財產權。	þ專利授權 þ技術授權 * F+ ?; K+ }6 C/ Q( j$ P  yþ合作開發 ) h1 s; L% N& T7 u: U  s" [
B7.3用於植入式微電刺激系統之無線傳輸系統	A.技術特性： 本發明(I251986 )所欲保護之項目為植入式微電刺激系統所使用之一種系統架構與一種通訊協定；本發明之系統架構包括一個傳送器與接收器，並使用無線的方式作資料與功率之傳遞。在通訊協定上，我們利用規範於RS232之下的封包規格使用方式來達到傳送器與接收器控制之功能。透過此植入式微電刺激系統，可達成經由射頻的方式由生物體外傳送指令，使生物體內產生相對應之電刺激信號。 6 D( F' _1 K* s7 t5 V; D0 D0 pB.技術優勢： 6 o& z9 P  f2 C" Q$ T$ u$ R" c本發明所欲保護之項目為植入式微電刺激系統所使用之一種系統架構與一種通訊協定；本發明之系統架構包括一個傳送器與接收器，並使用無線的方式作資料與功率之傳遞。在通訊協定上，我們利用規範於RS232之下的封包規格使用方式來達到傳送器與接收器控制之功能。透過此植入式微電刺激系統，可達成經由射頻的方式由生物體外傳送指令，使生物體內產生相對應之電刺激信號。 ' d- v- q1 {* q4 ^; k. ^) [' X	þ專利授權 þ技術授權 & y2 J+ \& a- ~, {2 Oþ合作開發 1 y; `" M+ r% k" s' |& o' c0 ^

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B8數位類比轉換技術 B8.1.低功率數位類比轉換技術	A.技術特性： ' Z2 W& D' t" X& ]4 g( N本技術係採用電路等效折疊技術，使傳統電阻串數位類比轉換器中的電阻數量得以大幅減少。 ! f; K; F5 t8 kB.技術優勢： 本技術較傳統電阻串數位類比轉換器(Resistor-String DAC)節省最高達75%的電阻數目，可應用於平面液晶(LCD)螢幕所需之Source Driver IC內部的數位類比轉換器電路。	þ技術授權 þ合作開發 , T7 L9 p1 U4 u) Q+ i1 y% z9 _
B8.2.高速數位類比轉換技術 ( D0 U% p) _: A9 G	A.技術特性： 本技術係結合R-2R梯式數位類比轉換器與重疊技術，並運用開關邏輯控制電路取代解碼器，大幅降低傳統電流導引式數位類比轉換器所需之電流消耗。 ' e$ i: g" o: H* t% H8 h. M( y: k5 N$ aB.技術優勢： 本技術較傳統的高速電流導引式數位類比轉換器(Current-Steering DAC)節省最高達50%的電流消耗，可應用於低功耗需求的高速數位類比轉換介面。 ' J. p0 F% C3 c	þ技術授權 þ合作開發
B9生醫檢測系統晶片應用技術	A.技術特性： 7 W6 U& O8 E8 t. y' F& W本技術係採用低成本CMOS製程備製之氮化矽閘離子敏感型場效電晶體(Ion Sensitive Field Effect Transistor, ISFET) 感測器，經自有美國與中華民國發明專利之源式浮接橋式讀出電路，搭配Ag/AgCl 參考電極、訊號處理晶片與輸出顯示裝置，可完成攜帶型酸鹼度計之研製。其效能規格可達： pH2~13，解析度：0.1pH，一般使用溫度範圍：0~50度C，反應時間：小於1秒。 2 l6 t. v" [: _$ c+ sB.技術優勢： % m+ C1 W# a; Q5 A  R(1)本技術相較於傳統玻璃電極之攜帶型酸鹼度計，具反應快、易保存、水質、土壤可檢測等優點。(2)自有美國與中華民國發明專利之源式浮接橋式讀出電路，較其他讀出電路穩定並適用於離子敏感型場效電晶體陣列訊號讀取使用。 - T) q* k4 C  W* _' |8 M1 g/ I	þ專利授權 þ技術授權 þ合作開發 ! `% B2 d- U5 x" ]