採用 90 奈米 (nm) 快閃製程 新一代微控制器(MCU)將是全球頂尖效能與最佳編碼效率的CISC裝置
# x2 r& Q4 M& @" J3 E! h5 t! c0 l$ X- s
2007 年 11 月 8 日,東京訊 — 瑞薩科技今天宣佈已完成創新型 CISC(1) (複雜指令集電腦;Complex Instruction Set Computer) CPU 架構的設計工作,此種架構將為瑞薩科技新一代 CISC 微控制器 (MCU) 的程式碼效率、運算效能與電耗,提供無與倫比的功能。採用此新架構的系列產品將以 「RX」 為名。5 v6 n) V6 w. u, A @, K1 [# @( O
! S1 q( ^# K6 URX 是率先採用瑞薩科技 eXtreme MCU 核心的系列產品,勢必在未來數年中為許多末端系統提供優異的效能與多樣功能。瑞薩科技預期,以新 CPU 的 16 與 32 位元版本為核心的 RX 裝置上市時,將加速擴展 MCU 業務,並支持瑞薩科技實現「普遍的網路化社會」的願景。+ q9 h* b! ]$ V& e; U6 s8 M
/ t& w! E6 ^) z C+ m2 r6 J目前的嵌入式系統因涉及較為複雜的設計,需要較高的效能及多種功能,並需使用先進的技術,因而使系統複雜度與程式大小均隨之增加, MCU 便必須執行得更快、且效率更高,才能即時執行大型應用程式。* _9 n& ^" a, k# E' o7 _2 i
3 X9 `; e* F; D/ u! x7 \
瑞薩科技執全球 MCU 供應商牛耳(2),已擁有廣泛的 MCU 產品組合,其中包括針對 16 與 32 位元市場的 M16C、H8S、R32C 與 H8SX 系列。全球對於這些泛用型微處理器的需求強勁,加上預測市場將繼續成長,尤其是 32 位元市場,激勵瑞薩科技挹注龐大的 R&D 資源,催生新架構問世。4 L. c% E( A) [& @: S4 \
# J) `6 S3 x( l3 ]0 u a; f( K
2007 年 5 月宣佈圓滿達成目標的嶄新 RX 架構特性如下:
4 H1 K! x1 v/ l @1 ^1 A2 d
; t N0 e# r1 Z7 P/ b1.最高操作頻率:200MHz
' C- L1 ^0 v, x# j8 J" j5 q7 ^2 v2.運算效能 (MIPS/MHz):1.25 MIPS/MHz (Dhrystone v2.1 基準)
2 J; Z k6 D) N: x6 }4 q/ q; N" {9 B3.高程式碼效率(3):與現有產品相較,目的碼大小減少達 30%
5 R* ~7 @, ~3 F6 u% e' [4.低耗電:0.03 mA/MHz
: ~" j5 V- G% E; X" u/ |5.與現有產品相容,且具擴充性
$ \- q6 q3 U* I E4 {6 e# {) H: Y: T, n8 R
此具備強大 CISC 指令的嶄新 RX 架構將提供這些強化功能,同時將瑞薩科技現有的 CISC 架構統一為單一平台。新平台將相容於現有 CISC 產品,使客戶能保持已有的投資成果。首款強化型 MCU 預期將於 2009 年第二季供貨,主要的目標市場包括辦公室自動化、數位消費性電子產品,與工業系統。
9 ^0 D3 h% E& T" h
5 J* ?! f" G7 i1 tRX 架構重要特性之其他詳細資訊
4 W9 R D! } o% E! C3 p6 [
9 z% {# a9 a" I9 ]* q• 快速與高效能 CPU — 新架構提供高速操作 (200MHz),同時每一時脈週期能處理更多指令:1.25MIPS/MHz (依據 Dhrystone v2.1 基準所測)。8 _( X* f$ _7 p+ b5 \
; D a R( _ E/ y/ D$ A7 q4 h新型 CPU 採用 Harvard 架構,此架構提供獨立位址與資料路徑,能在單一週期內執行指令與資料存取。此單週期功能也以獲得實證的瑞薩科技 MCU 予以測試及驗證。瑞薩科技為確保最高效能,在此架構上完成了包羅廣泛的設計與測試工作,結果此新架構藉由高效率使用暫存器、指令與位址模式而獲得完整最佳化。此外,它擁有 16 個 32 位元通用暫存器,允許 CPU 在所有可用暫存器中處理資料與位址。
# {" X, t% I/ N" K5 K/ B7 p4 x) R: l J
• 晶片內建浮點數單位 — RX CPU 為提供高度精密的即時控制與多媒體應用,整合了關鍵函式,例如乘、除,與乘加累計,也建置符合 IEEE754 規格的 32 位元單精度浮點運算器 (FPU),以處理多種資料類型。FPU 減少資料處理工作所需的計算時間、數學計算所需的週期數量,以及回應任何發生事件所需的時間,因此即時效能獲得增強。5 b. v7 b% |& L) h; `, H/ [" a$ U
8 p) w7 c& t: U, f$ B9 v0 k• 程式碼的高效率使用 — RX CPU 核心具有 4GB 的位址空間,並支援 12 種類型的位址模式;其中包括 Register Indirect with Index 與 Post Increment。 新 CPU 核心支援從 1 至 9 個位元組的位元組單位可變長度執行指令,將 1 或 2 個位元組的指令指派至最常用的函式。所有這些增強功能使用較小的程式記憶體空間以編譯應用程式碼,因此降低整體系統成本。瑞薩科技預期新核心與瑞薩科技現有裝置相較之下,程式碼效率將增加 30% 之多。 , L" e1 Y l# X, d
, S j4 U% J- f% I• 低耗電 — 將用於製造 RX 架構 MCU 的新開發 90 奈米製程,是低耗電、低漏電的技術。邏輯與電路設計上的提升,有效協助新架構在 CPU 全速運作時,使用中模式的耗電為 0.03mA/MHz 甚至更低。, w1 Z X( y( S9 L5 S1 N2 b
8 S$ a4 R( @/ D# Z9 G
• 相容性與擴充性 — 瑞薩科技為提供客戶順暢的升級途徑,提升為較高效能的 MCU 或其他相容裝置,計畫為採用 RX 架構的所有裝置提供完整的開發工具套件。預期新工具套件將能簡化系統設計與應用程式碼的移轉作業,因此客戶能以較短的時間完成新產品的開發工作。新工具套件包括 C 編譯器,確保能重複使用程式碼,保護客戶在 H8 與 M16C 系列所做的寶貴投資。
1 H7 J9 W) p9 ^( P1 y; @5 D* L( `# b( i; j, X% m. c' p- X7 x: c
附註:
! F, [) q3 k) Z; g+ Q6 f(1).CISC 代表 “Complex Instruction Set Computer” (複雜指令集電腦)。這種類型的 CPU 架構使用複雜指令,能提升控制處理的效能與程式碼效率。CISC 與 RISC (Reduced Instruction Set Computer;精簡指令集電腦) 相對,這種 CPU 架構的設計目標是藉助於精簡化指令集與高速技術,提高資料處理的效率。
1 {* w8 d0 N7 _% R8 u$ O(2).來源:Garter Dataquest (2007 年 3 月) "2006 Worldwide Microcontroller Vendor Revenue" (2006 年全球微控制器供應商收益)
5 y8 @9 i# h1 G$ o. Q+ d(3).程式碼效率:程式精簡度的指標。目的碼的效率越高,用以儲存程式所需的記憶體越小。: @" l( Q+ @0 F# y6 x$ x+ C/ l
; n. j. U. E- O% }7 x; W瑞薩科技新型 RX:CPU 核心規格 5 o- O% n- A1 I# o
2 p. q, ?/ F" D, N3 n; L 項目 | | CPU 核心 | RX CISC 類型 | 最高操作頻率 | 200MHz | 暫存器 | 32 位元 x 16 個 | 基本指令
1 t3 u; [8 P/ l! n9 {0 Z | 87 個
6 E, r/ i1 I9 D$ t0 w0 I. [8 F·可變長度指令格式 (1 至 9 個位元組)
# @% a$ I! ~. O; ^2 h+ {8 ~! t4 q, T·支援 3 種運算元 | Endian 模式: D9 Z5 X( t4 x2 K2 k2 h9 ^
| ·Little-Endian 指令
( U7 Z. b5 b8 N( R9 s7 p·Big 或 Little Endian 資料 | 位址空間 | 4GB | 定址模式
! Y7 z5 {+ Z7 ?0 ~. L% s | 12 種類型/ t, K6 q3 x e5 r
(Shortening register relative、Register indirect with post-increment、Register indirect with pre-decrement、Index register indirect 等) | 浮點數單位 | 符合 IEEE754 規格,單精度浮點數單位
+ o! Z( o: b+ @- ^9 l8 U( R: M. \(支援加、減、比較、乘、除等) | Multiplier Unit (乘法器) | 高速 Multiplier Unit (32 位元 x 32 位元 -> 64 位元) | Divider Unit (除法器) | 高速 Divider Unit (32 位元 / 32 位元 -> 64 位元) | Multiply-and-Accumulate Unit (乘加法器) | 高速 Multiply-and-Accumulate Unit& w1 Z, m' g$ _$ F7 I
(32 位元 x 32 位元 + 80 位元 -> 80 位元) | MIPS 效能 (目標) | 超過 1.25 MIPS/MHz (Dhrystone 2.1) | 耗電 (目標) | 0.03 mA/MHz 或更低 |
|