2011創新開發工具與軟體技術評選

mister_liu

S2C S4 TAI Verification Module提供了三種使用方式：Verification Mode（驗證模式）、Debug Mode（調試模式）及Logic Mode（邏輯模式）。驗證模式使用SCE-MI或定制的C-API通過一條 x4-lane PCIe Gen2通道實現海量資料和PC之間的傳輸。在調試模式中，S4 TAI Verification Module通過使用Altera SignalTap且同時保持用戶的RTL名從而實現了多個FPGA的同步調試。在邏輯模式中，使用者能原型化一個設計，其容量能達到3.6M門。 Verification Module中所有的調試和驗證設置都在TAI Player Pro™中完成。

, r" c. j% X1 _; M$ f8 f驗證模式利用TAI Verification Module的高速PCIe Gen2介面將大量驗證資料在PC和TAI Logic Module之間進行雙向快速地傳輸。該模式能將原型系統和模擬器直接連接進行同步模擬。

調試模式則利用了使用者現有的Altera SignalTap調試環境。TAI Verification Module從TAI Logic Module中的多個FPGA獲取使用者定義的信號通過JTAG介面與SignalTap連接。
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在邏輯模式中S4 TAI Verification Module能作為小規模的SoC或ASIC設計高達3.6M門容量的單個原型使用。S4 TAI Verification Module能配置在AlteraStratix IV 180或360 GX FPGA上，並且在4個 LM連接器上共有480個外部I/O，x4 PCIe Gen2介面和2對SMA介面的千兆比特收發器。

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8 F0 c! t) y8 U賽靈思ISE® 設計套件13 版本的發佈，為我們帶來了強大的PlanAhead™tm)這一統一的設計環境和分析工具。PlanAhead提供了一個按鈕式的RTL 到位元流（RTL-to-bitstream ）的設計流程， 該流程擁有全新的、增強的的使用者介面和專案管理功能。此外，通過佈局規劃、運行多種不同實現策略，圖形化流覽層層次結構，快速時序分析，以及基於模組的實現方式。

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PlanAhead軟體可以讓您最大限度地獲益於你的設計, 其優勢包括：
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1.加速驗證流程。 設計流程中集成了ISE模擬器 (Xiinx ISim)，從而使得開發和驗證可以全部在PlanAhead使用者介面中實現。設計團隊現在可以將模擬執行時間從之前的數小時縮短到幾分鐘。通過即時模擬，驗證工程師可以測試已實施的設計模組，同時把其它開發中的模組留在模擬器中，從而將整體驗證速度提升至原來的 100 倍（相比原始本地模擬）。新的可選 AXI4 匯流排函數模型也可以添加到驗證測試平臺，進一步加快驗證速度，驗證客戶提供的 IP 的互聯邏輯，提高整體生產力。
" d  a7 j1 B" J4 L3 i2.支援層次化的設計方法和支援RTL設計複用。通過完善設計保存能力提供更多功能，確定已完成設計部分的早期實施結果，而無需等待其他設計團隊。這項全新功能支援高級優化，例如智慧時鐘門控，它可以降低多達 30% 的動態功耗，加快剩餘設計的時序收斂和時序保存，提高整體生產力，減少設計反覆運算問題。
3.新的Team Design Flow （團隊設計流程）。ISE 13設計套件採用了全新Team Design方法(參見利用Team Design提高生產力)，讓各組開發人員可以同時工作，解決多名工程師合作開展一個專案時所面臨的挑戰。
4.方便易用。通過整合 ISE 專案流覽器（Project Navigator）而變得方便使用，PlanAhead 軟體擴展了邏輯設計流程方法，能夠通過佈局規劃、多個實現進程、層次化探索、快速時序分析和基於模組的實現來發揮設計的最大優勢。