Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步,快速開始

Login

用FB帳號登入

搜索
1 2 3 4
樓主: kez366
打印 上一主題 下一主題

[問題求助] PLL鎖相電路要怎麼layout...想請教各位前輩大大 謝謝

  [複製鏈接]
61#
發表於 2009-4-7 01:15:14 | 只看該作者
非常謝謝兩位前輩的分享,小弟目前還在學習中,這真是非常實用的經驗與資料
62#
發表於 2009-4-17 19:36:15 | 只看該作者
很好的東西...很細緻的解說唷~~~
4 d, |) J" `1 G1 a* F& D, o0 G9 P+ T....感謝2樓大大的解說 ! b: ?, ?6 H" v5 j
....感謝3樓大大資料的分享阿...
63#
發表於 2009-4-18 10:16:58 | 只看該作者
谢谢大大的分享,对你的感谢无以言表9 x  X3 k7 l! _$ ]8 \% U' ~
thanks!!
64#
發表於 2009-4-23 13:53:07 | 只看該作者
謝謝大大的分享
* E7 R7 L( d; K% Y2 H很棒的databese0 \: `" Z8 {2 `8 y. I; I
受益良多唷% G. u: _( D& ^- {" k' L3 F
65#
發表於 2009-5-1 07:31:04 | 只看該作者
最近正好有在學習layout PLL,受益良多啊!
66#
發表於 2009-5-6 18:34:09 | 只看該作者
VCO is the most important block, should consider with LPF together.Notice parasitic RC balance of in/out of VCO
67#
發表於 2009-5-14 23:13:12 | 只看該作者
PLL的layout各个blcok都需要很仔细的考量。) L  Y( M6 s7 ]$ ~4 o
   首先需要确定一个宽度,通常根据应用来确定。比如可以根据该block用到的pad来确定宽度。宽度确定之后,VCO,CP摆一排,如有space,可以放IBAIS,如没有。则IBIAS可以放CP上面。LPF的形状可以适当改变。PFD 和divider放一排,PFD最好对着CP放,减小PFD的输出到CP的走线长度。
' J6 J4 S: E* d# {1 PFD 要求采用analog方式run过LVS,保证up和dn路径最好并行layout,保持良好的对称性。( e4 e! h" H( k5 U
2 CP也要求对称性layout,一般会在不动的电压点添加稳压cap。cp输出到VCO之间的电压控制讯号怕吵,最好加sheding。
2 [# c& X; x' v  Y6 v4 J; B3 VCO通常采用ring 架构,因此要求每一级之间的走线对称,每一级看到的输出load尽量一致。可以采用不同层metal在分配这些走线,已减小彼此间不希望的couple。外层对好加double ring(VCO很怕吵,同时也很容易吵到别人)
68#
發表於 2009-6-12 20:56:43 | 只看該作者
真是受益良多~~# i2 {; d! d4 D
& q  Q4 I9 c/ ^2 p, M6 ?! K感謝大大們的經驗分享~~
' s0 ]2 v4 M: t6 ^: O1 n: _3 E1 L( s+ N$ \& j. P而且也回答的很詳細& Z( X3 b! v4 a4 X
5 J* t' D0 D8 |. A數位跟類比的區別也有講到( v3 E- d6 R& ~: E$ G
  h# X4 j6 n- R2 e( M很受用; i
69#
發表於 2009-6-26 15:19:05 | 只看該作者
有營養的奶水好吃,一定不能放棄,感謝前輩分享!!
70#
發表於 2009-6-29 16:53:53 | 只看該作者
真是收穫良多,謝謝分享啊 !!!!!!!!!!!!!!!!!!
71#
發表於 2009-7-13 11:09:38 | 只看該作者
正好需要這份資料來參考!!
$ e+ ]: j* ^2 J. s7 \; x0 g謝謝大大的分享~~~受益無窮!
72#
發表於 2009-7-16 13:33:57 | 只看該作者
感謝 "finster" & "shaq" 兩位大大對PLL瞭解甚深,# H6 G$ A9 e3 i* I$ q0 u6 Q" a
感謝您們的分享,讓我增長見聞。
73#
發表於 2009-7-20 19:11:32 | 只看該作者

re

to PLL layout ,要特别注意不同模块之间的干扰问题,像PFD CP都是低频模块,而VCO post divider 则是高频部分。。。
74#
發表於 2009-7-22 15:08:14 | 只看該作者
感謝分享資料,# I5 j% _- ]0 H; i  X
下載回來看看! 1 i, Y0 f  N1 o
75#
發表於 2009-7-23 21:30:26 | 只看該作者
好人啊,分享资料,谢谢,正好跟着项目学习
76#
發表於 2009-7-25 23:20:02 | 只看該作者
有見地,學習了~
77#
發表於 2009-8-9 11:36:33 | 只看該作者
多謝你的熱心分享喔有關PLL電路還在學習當中,這真的是很實用的資料
78#
發表於 2009-8-19 11:25:21 | 只看該作者
感謝大大這樣熱情分享資訊, 這個真的是佛心來的嘛 ...... 非常謝謝
79#
發表於 2009-8-19 21:16:54 | 只看該作者
我的話   是把filter的部分off-chip說
* r& B+ p9 x% d# v" q4 ^9 p也就是把他外接在晶片外  
! `; c4 J) v! v# L9 K而VCO是核心部分 其餘的block就往右靠吧+ C6 O& ?5 O; a$ w
如果是divider兩端的訊號都會用到下一級的話3 T% U, g( [6 ^% t
那訊號線就盡量等長囉
' @3 ?4 s# g; {) `對了  忘了補充  我是畫LC tank的VCO  所以震盪器面積是最大的
4 Q/ P: }7 Z. E7 h  H3 E其餘部分   比起來  真的很小......
: r; J3 ~* n" ?3 k. Q. s+ L; `
7 u: ~& Q, K# M" ]6 H[ 本帖最後由 laasong 於 2009-8-19 09:30 PM 編輯 ]
80#
發表於 2009-8-21 13:59:32 | 只看該作者
感謝2樓大大分享, j$ e4 X9 {; G3 e/ ?6 r4 w) R

. W, ]5 a1 ], }8 |$ H$ V最近剛要畫此電路圖
8 f# t: H6 J4 Z4 P看完後受益良多,希望此版 有開個類似的討論區 在說明區塊放置的位置
: F2 y; t$ x: i: J# D' b( `7 m可以讓大家互相切磋學習  感謝
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-11-16 07:04 AM , Processed in 0.182010 second(s), 16 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表