Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步,快速開始

Login

用FB帳號登入

搜索
1 2 3 4
樓主: st80069
打印 上一主題 下一主題

[問題求助] 請教有關調folding_cascode 放大器的訣竅

  [複製鏈接]
101#
發表於 2009-5-7 19:00:21 | 只看該作者

回復 7# 的帖子

對於opa的設計架構感覺遇到了頻頸,
. E4 l6 ?6 l( _! j4 e希望大大分享的這篇可以爲我解答疑惑
102#
發表於 2009-5-7 19:22:59 | 只看該作者

回復 79# 的帖子

當input pair size 加大時有時候模擬上會見到 input pair的MOS變成CUTOFF$ D: y: G9 |8 {
0 O1 G- l+ h3 I# ]9 J8 m- m7 Q這時可以將substrate改接至SOURCE端減少BODY EFFECT.+ ?& }. W3
" C. ?/ ]9 a$ W7 K/ w$ B1 Q8 D9 W/ G. M3 A3 P, G
--------------------------------------------------------------( H$ w; H  l6 o
小弟有一個疑問,我們都知道製程越小各種效應的影響也隨之越來越大
3 U8 k1 }8 k$ m1 _; G0 P如同樓上那位大大所說,為了要減小BODY EFFECT的影響我們可以將substrate改接至SOURCE端,
5 M- c! M6 h- d% Q可是以LAYOUT的方面來看,ㄧ般來說我們以guard ring 接至電源端然後圍繞電路一圈以求電路受雜訊影響減小。1 `& [4 K' L3 c0 i' J6 C

( w9 Z3 M7 `8 \那麼當我們把bulk端接到source端之後,我們要以哪一種方法取代guard ring?
0 V! Z. T- O0 d9 p9 h/ z2 Y, V3 A還有就是任何一種電路架構的改變有好有壞,那麼我們把substrate接至SOURCE端又有什麼樣的壞處?
7 U0 @, m4 `, |0 C9 j
! i6 L: M% ?1 h- Y9 U) t9 G小弟實力不夠,希望各位板大爲我解惑。$ a3 _# X7 G" J! {; ?$ |% X
私心希望能提供相關PAPER或是資訊給我。
0 i2 K* G5 E. P0 L4 Y2 I+ V跪求感謝...)
103#
發表於 2009-5-8 17:01:47 | 只看該作者
看大家的讨论,颇有受益!
+ f: m8 s- O( M7 U对学习设计的人来说,很有用1 e9 `' B7 @! j; W' P/ j) T
谢谢大家!学习中
104#
發表於 2009-5-12 13:32:53 | 只看該作者
substrate接至SOURCE之後,guard ring要單獨圍起來,避免其他substrate的影響  l  K& H- X+ S6 C) N+ D6 a
這種做法缺點是單顆MOS的面積變大了,在寸土寸金的chip中,很難容忍每顆MOS都這樣做
105#
發表於 2009-5-13 11:10:35 | 只看該作者
謝謝大家的討論和分享,學習了。下載paper來看看。。3 A" o) S+ R2 G3 _  r
看來65nm的到60dB還是挺有難度。
106#
發表於 2009-5-15 10:01:00 | 只看該作者

关于管子状态

老兄能把管子的状态都发上来看看么?因为各个管子的状态都看不太清楚,所以不好妄下结论了
107#
發表於 2009-5-20 01:59:33 | 只看該作者
你可以再加一級P load
, U- c1 b8 k  k" m1 j' z  W: G( Kgain 就會再上去一點% Y" m! b# C0 I2 m: H
這個架構大概可以到70dB左右3 R# x7 l; o2 _9 P
可以翻razavi Op那章~9 c; ~) ~/ K% h0 ^. ^* K1 j
裡面有完整的電路
4 U$ ]' G8 x# ?; w感謝大大們的分享~~~~~~~~~~~~~~`
108#
發表於 2009-6-2 22:14:26 | 只看該作者

回復 7# 的帖子

新手 第一次来看这样的论坛,以前都是自己看书的 ,来学习一下 呵呵
109#
發表於 2009-6-5 11:23:21 | 只看該作者

回復 7# 的帖子

最近在工作上遇到需要設計OP的場合,才發現OP雖小,但是所需要考慮的地方還真不少。) i% x( M, v7 z% H
感謝大大的無私分享,讓大家的設計技巧更上一層!!!
110#
發表於 2009-6-5 13:55:48 | 只看該作者
大部份都是在設定上會出問題,之前我也有自己調看看,但是都不理想,先看看大大分部之paper看看好了...
8 `4 b% S4 m8 q, H多謝大大分享~~~
111#
發表於 2009-6-7 22:21:52 | 只看該作者
有資料可以參考嗎?
9 c: o* x" W: X* Y7 O7 _/ W: p感謝大大們的分享~~~~~~
0 t/ A: Z1 T6 q4 X- O
112#
發表於 2009-6-11 15:13:22 | 只看該作者

請教有關調folding_cascode 放大器的訣竅

請教有關調folding_cascode 放大器的訣竅請教有關調folding_cascode 放大器的訣竅

評分

參與人數 1Chipcoin -2 收起 理由
frank822 -2 no response,no comment

查看全部評分

113#
發表於 2009-7-21 10:17:51 | 只看該作者
最近也在研究OP怎麼設計, 不過還沒什麼概念, bias也不知道怎麼設, 希望看了前輩的paper對我有幫助, 謝謝!
114#
發表於 2009-7-21 11:12:49 | 只看該作者

回復 1# 的帖子

为什么看不到图,单看文字看着好累!
8 K. c0 ]% s$ [* d9 c0 a( L
  ^, C7 H6 C# d1 c: A+ z[ 本帖最後由 semico_ljj 於 2009-7-21 11:28 AM 編輯 ]
115#
發表於 2009-7-24 14:51:17 | 只看該作者
thank you for sharing this material
116#
發表於 2009-7-26 14:47:29 | 只看該作者
各位大大~我的OP是two-stage的架構~而我去量測low voltage bandgap的PSRR出來的頻寬很低。
, g1 @% Y# m( N3 f我想請問一下PSRR跟OP的GAIN是最主要的影響嗎?還有什麼也是影響的因素呢?
  h: @' V. `1 H  F* Z- n' P6 h來去看看大大給的PAPR...謝謝囉!
117#
發表於 2009-7-26 21:58:08 | 只看該作者
1. 看大家蠻踴躍在討論, 確實已發揮'社群'之功用.
0 Z9 p* p- q3 e3 K( h5 c9 x2. 我同意, analog ic design indeed needs some experience.
118#
發表於 2009-8-23 21:48:29 | 只看該作者
多看看PAPER是有益無害的% K, O! n8 u9 Z8 V% x
尤其在做analog這一塊
119#
發表於 2009-8-27 01:00:23 | 只看該作者

請教有關調folding_cascode 放大器的訣竅

小弟目前正在練習設計folded cascode opa
  O# f! g& z: i9 U/ ]8 F% J這個討論串令我受益良多呀
120#
發表於 2009-8-27 19:22:47 | 只看該作者
fold-cascode的opa真的不容易設計的好8 ~& d' x& \* t; u/ G4 y' U- J2 ?
來這裡跟各位前輩學習如何設計* {9 ~: t, I1 E1 _
謝謝大家的指教
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-11-16 01:33 PM , Processed in 0.182010 second(s), 17 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表