如何把wire load設為0, 在做synthesis時?

klim

我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?

petert

如果你用Design Compiler
4 B( m" j* A, F8 _1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".
" m' P0 u1 U  s1 {
default_wire_load : "ForQA" ;
  
/ x( s4 @. c0 W. M' [/* QA wire-load */
( I4 A; _+ B' h! q4 ^7 \$ K  wire_load("ForQA") {
/ S! t; J  u4 c* J! \    resistance        : 0;
  n! z  p9 w: S% o7 _# I9 D    capacitance        : 1;
    area        : 1;
    slope        : 1;
    fanout_length(1,0);
    fanout_length(10,0);
  }

) F$ k& Q! S& h! X不是 default_wire_load : "ForQA" ;
則 script file 裡寫
3 D$ S7 h! w, u/ @5 Pset auto_wire_load_selection false
set_wire_load_mode top
set_wire_load_model -name ForQA -library <your_library>
' t. o. n8 A5 n% t4 x4 s6 \& J, a
& U- T  _- e4 x' Y2.或查用 set_load 0 ... 的方法 for all ports and all nets