關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
- r& u$ t# \2 J請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?
& k& k* l) W: M" w7 \' A
[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
module buffer(
input I,
% c* A: r9 S/ _/ p! V8 |5 Woutput O
+ c2 W  f; {9 N% Q: X/ {);
  F. k( ~8 w- a! k: }  assign O = I;
endmodule

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620

讓他反向再反向 0→1→0
! B! o& P: M9 d( F8 l  t* X
5 F& H! T) h7 U. h! z4 h2樓大哥說的也行.................

allan0915

恩
這個很簡單
; u5 q- {' r" B書上都有~~也有一堆資料~~~多多學習&&

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
9 _" m$ K# M$ o- C& T這樣可以再合成後看到一各
) X# X" ?, h" f2 r. V" n2 ^不然你寫成LATCH也形
. s( A) R/ E2 n  I! l# s- n' I如果只是確認延遲狀態而加BUFFER
你乾脆加各延遲比較快 又不會增加design 的gate

[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker

回復 8# jason_lin

1 k, S4 I. U4 c7 w+ }3 ~1 I
    受教了~謝謝!!
    大家經驗都好豐富~

pompom7788

感謝大大分享的資訊
  I7 L4 N. ?2 u8 {/ T  H  X) r" ?
+ S; ^  ]4 R5 V( {3 z: n. F& ^# Y0 r3Q~~~~~~~~~~~~

syuan08

4 u7 Z$ d% V0 S9 e5 `3 n3 {感謝大大分享的資訊

3Q~~~~~~~~~~~~

HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
不然板子會自動將電路做優化~
串再多都沒用!

林阿呆呆

如果是純verilog code設計 就加delay
* _/ W/ i/ L* v2 O2 Z, c# z如果是後面合成 cbdk有delay cell可用

ylkmbkie

感謝大家的分享
+ s- e1 r- {! k( J, `2 N剛好也想找解法