Chip123 科技應用創新平台
標題:
應用在邏輯電路合成的等同驗證 (ICCAD papers)
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作者:
masonchung
時間:
2008-9-22 11:51 PM
標題:
應用在邏輯電路合成的等同驗證 (ICCAD papers)
Inductive Equivalence Checking
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時序重整(retiming)與合成再生(resynthesis)是時序電路最佳化中最實際且重要的方法，然而由於驗證的困難度，這些方法並未廣獲業界運用。
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將數學歸納法的完整驗證條件推至極限，能完整驗證以往所無法驗證的合成作用且能實際處理更大電路，助於提升合成方法於業界的運用。
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作者:
kib70746
時間:
2009-4-18 12:46 AM
嗯~~有興趣來看看去，先謝謝囉
作者:
meteor523
時間:
2009-7-21 04:50 PM
不錯喔，最近都在用邏輯電路，尤其是時序的部份XD，謝謝大大地提供
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