. |. I: v) L) G; p4 l: d益華電腦(Cadence)近日宣佈，IC設計廠商群聯電子採用Cadence Virtuoso客製化設計與 Encounter數位IC設計平台進行先進SoC設計，在Encounter與Virtuoso平台間順暢的相互操作性，除實現更高水準的整合能力，更縮短應用在SD控制器與讀卡機的SoC設計時間。 % M* q$ c: L4 E% J; Y7 a4 X% V1 l7 x7 `4 F, e) C
隨著設計日益複雜、設計尺寸以及製程技術難度的增加，因此全晶片設計介面互連的成效，也成為相當重要的議題。群聯電子選擇益華電腦SoC Encounter RTL-to-GDSII系統，針對奈米SoC設計提供完整的技術，協助確保邏輯設計與實體IC實現團隊，獲得高水準的矽晶片。6 P A d* {5 l
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為因應日益複雜的客製化設計需求，群聯電子運用Virtuoso平台其中一項ADE(Analog Design Environment)，模擬與分析全面客製化IC設計。ADE能夠提供操作方便的介面，輕鬆連結Encounter數位 IC介面，協助群聯電子調整電路圖(schematic)設計與實體佈局(layout)間的落差，讓群聯電子設計師實現更迅速的上市時間以及最佳的設計生產力。作者: chip123 時間: 2008-5-12 02:37 PM
Cadence推出Virtuoso客製化IC設計平台 提供更高效能和同步管理功能的解決方案* J$ @9 s/ q+ Z) f. A1 {
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益華電腦(Cadence)近日宣佈一系列新的客製化IC設計功能，尤其針對在65奈米及以下的先進製程設計，幫助晶片製造商加快大型複雜設計的量產。Virtuoso技術經實際量產驗證此套解決方案可有效降低風險、提升設計產能，並同時管理設計尺寸與設計複雜度。 - f' `# q) r8 Q7 J. n& W
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Virtuoso客製化設計平台的強化功能將會出現在最新版本中，緊密整合製造能力、提供更好的寄生分析(parasitic analysis)，以及針對複雜設計需要精確與效率的驗證提供更快的模擬工具。新功能解決了IC設計公司在先進製程下實體設計實現、驗證和製造複雜晶片所面臨的現有以及新出現的挑戰。 3 \: K$ x0 C O5 e3 @* q
) Z+ A7 E) s, l最新的Virtuoso Spectre Circuit Simulator具有新的turbo技術。新版模擬器還包含了並行處理技術(parallelization techniques)，在目前市面流行的多核心硬體平台上進一步加快類比設計速度。使用這些新功能，設計師可以獲得一個具有SPICE精度的新型使用模型，從而提高設計可靠度，並縮短設計到量產時程。 0 Z1 k4 X( u0 f3 U2 P$ i ( H& B- s$ a) O3 H& }6 [Virtuoso客製化設計平台IC 6.1.3新版本是業界針對模擬和混合信號設計的領先解決方案，更重大技術的升級將在2008年第三季度發佈,包括目前設計並行和具製造意識的新功能，提高設計良率。與MMSIM 7.0新版本中Cadence Multi-Mode Simulation技術緊密結合，升級後的平台通過Cadence局部與全面的最佳化技術，提供design centering與良率最佳化的提升。作者: jiming 時間: 2008-5-27 04:48 PM 標題: 虹晶科技採用Cadence低功耗解決方案 駕馭65奈米製程下電源功耗的挑戰 以CPF為基礎的Cadence益華電腦低功耗解決方案 協助先進設計成功投產 (Tapeout) [ ^( Y+ ^9 J0 k# g; G! W) J0 Y0 L* U4 N; O- q/ B! Q
5月22日台灣新竹 – 全球電子設計創新領導廠商Cadence益華電腦今天宣布，台灣SoC設計服務與解決方案領導廠商虹晶科技(Socle Technology)採用Cadence益華電腦低功耗解決方案，納入其超深次微米SoC設計實現平台- Socle SoC-ImP®解決方案。Cadence益華電腦低功耗解決方案讓虹晶科技能夠駕馭創新低功耗技術，解決65奈米以下的電源挑戰。 6 n" e E+ C) G. w o5 C+ D$ T6 C" b. E! L& D. K* i: N8 B
Cadence益華電腦低功耗解決方案以Si2標準共通電源格式(Common Power Format，CPF)為基礎，其低功耗技術獲虹晶科技採用，協助先進65奈米設計投產成功。Cadence益華電腦低功耗解決方案涵蓋multiple power domains、multi-voltage、multi-Vt、power shut-off and retention，獲得了更高設計產能，同時也大幅降低功耗。這個晶片是採用新加坡特許半導體(Chartered Semiconductor Manufacturing Ltd.) 65奈米製程，以ARM926EJ-S®為開發基礎的多媒體應用處理器。; s8 ^/ z. t8 a0 q- ^+ k6 Z
" l' p0 g: l9 H' l「我們需要周延的低功耗解決方案來因應重要的投產，協助分析和管理整個流程的電源，並同時加速設計時程。」虹晶科技研發副總經理康周德表示：「Cadence益華電腦低功耗解決方案，讓我們的設計團隊在設計流程的初期就能夠預測和更正問題，進而實現更快速的上市時程。這種成功的設計經驗促使我們加入了Power Forward Initiative (PFI)，讓我們能夠與其他業界領袖密切合作，為客戶提供高品質的低功耗解決方案。」 : k7 O. G, Y) Y g; e- Y. l( C" m
虹晶科技運用整套Cadence益華電腦低功耗解決方案，包括Incisive® Enterprise Simulator、Incisive® Enterprise Manager、Universal Verification Components (UVC)、Incisive® Plan–to-Closure Methodology (IPCM)、Encounter® Conformal Low Power與SoC Encounter GXL。這個整合前後段低功耗驗證設計工具與方法，幫助虹晶科技降低風險並加速設計時程。 ( I( J& J r0 d( y: J: U) m9 O; M8 T4 k' N6 Y# l0 F0 ^/ z
整合Open Verification Methodology (OVM)的IPCM，運用自動化的plan- and metric-driven方法，察覺系統層級開發情況，精準地預測驗證結果。SOC Encounter GXL更進一步擴展這項優勢到實體設計實現階段，提供完整的平台實現低功耗設計，而且同步解決65奈米的製程變異問題。運用業界標準CPF來描述設計人員的功耗設計的意圖，可避免耗費人力以及流程各階段中可能發生的人為疏失。因此，虹晶科技能夠輕鬆享受Cadence益華電腦低功耗解決方案高效率與整合度所帶來的絕佳價值。 : B4 I; b8 m) z, K' Q3 V1 T
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「我們樂見虹晶科技採用以CPF為基礎的低功耗解決方案，除了融入其設計流程以外，更加入了PFI。」Cadence益華電腦台灣分公司總經理張郁禮表示：「我們期盼與虹晶科技進行更多未來的合作計劃，透過更佳的設計時程預測與團隊設計產能，幫助虹晶科技實現其積極計畫目標。」作者: chip123 時間: 2008-5-28 04:59 PM
智原科技與NemoChips以Cadence益華電腦低功率解決方案為基礎， 共同建構次世代的低功率行動平台5 G& C# I5 _% z8 N3 F
以CPF為基礎的智原SoCompiler設計服務，利用Cadence低功率解決方案，減少了高達99%以上的靜態電力以及65%的動態電力損耗，並顯著縮短設計時間 k1 U) O5 c: a$ L+ G$ |" ? m# P
# D3 f" {- h, J0 Q5 X9 [# Z. X【台灣 新竹】2008年5月28日8 N6 J. j5 y% b2 S: i7 Y G6 U- Y1 |
ASIC 設計服務暨 IP 研發銷售領導廠商 ─ 智原科技 (Faraday Technology, TAIEX: 3035)，以及領先低功率多媒體平台IC供應商NemoChips，今天共同宣佈，NemoChips運用智原科技以Cadence® (NASDAQ: CDNS)益華電腦低功率解決方案-Common Power Format (CPF)為根基的SoCompiler設計服務，已成功地設計出一款低功率的行動式影像平台SOC。這一款尖端的設計僅僅用了兩個月便從netlist進展到晶片產出(tape-out)的階段，同時藉由Dynamic Voltage、 Frequency Scaling、Multi-Supply Voltages以及Power-Shut Off等先進的技術，將靜態功率大幅降低99%以上、動態功率降低65%。讓許多欲設計複雜且功率緊縮SoCs的ASIC客戶都得以從這個可靠的方式中獲益，一方面大幅縮短產品問世時間、一方面也充分降低了實作的風險。% u0 @6 y6 s0 i$ I
4 h' `' m( L) j+ KNemoChips的低功率以及高效能多媒體應用處理器，能夠在各樣的行動裝置上提供DVD畫質的影像，且不受影像格式之限制。主要應用包括手機、可攜式媒體播放器、行動導航設備以及車用娛樂系統等等。 - }4 N4 d1 Y7 [+ F3 p+ S% k w- b5 |9 {' S" ~, K1 u, l
NemoChips總裁Lifeng Zhao博士表示：「很高興能和智原在這顆晶片上展開密切的合作，智原在實作複雜的低功率晶片上的確充分展現出了他們的專業和領先的技術。這顆行動應用處理器晶片所表現出來的效能、省電，讓客戶的手持裝置在維持電池壽命的狀況下，帶來如同桌上型電腦的多媒體質感；而快速的產出時間，更讓客戶維持高度的市場競爭力。我們對於這樣的結果感到非常滿意，也期待日後雙方更密切的合作關係!」0 _! [+ u# k, d9 `1 U+ e
7 T& e [! x, ^3 k( ?; ~智原的SoCompiler設計服務團隊在很早階段便使用Si2 standard Common Power Format來規範省電技術，同時在整個設計過程中重覆使用以落實省電效能。Cadence益華電腦低功率解決方案整合了邏輯設計、驗證以及CPF的實作，加上像是動態電壓和頻率調整(DVFS)之類的自動化省電設計技術，同時完全不會影響產品的產出時程。/ t: v! S5 W$ g4 f
$ [; `/ N. _6 n6 W' y/ \: j在DVFS設計的初步階段，智原運用了Cadence® Conformal® Low Power、Logic Equivalence Checker (LEC)以及智原內部的設計套件，來處理這件複雜且低功率設計的最佳驗證。過程中需要在設計流程進行超過30種以上的自動化檢驗程序，但只需數分鐘便自動執行完畢。同時，Cadence® Conformal®的低功率技術具有高度互補性，更有助於智原未來將低功率技術運用到更複雜、速度更快的晶片設計當中。 V- _$ f G d& q6 J) N , [$ S/ j& r" B& Y智原科技國際業務副總黃其益指出：「智原科技始終致力於為客戶提供最具競爭力的解決方案，而智原的PowerSmart™設計流程就是這項承諾的延伸。透過與Power Forward Initiative成員Cadence益華電腦及UMC的合作，我們有能力協助Nemochips滿足嚴格苛的功率需求，且藉由能夠提升雙倍生產力的解決方案，在極短的時間內交付產品設計。」 3 D3 c/ i( U! A5 x x 0 p( Z+ N9 k5 O' C2 i& eCadence益華電腦的IC數位與Power Forward副總裁徐季平博士表示：「智原能以快速、低風險的方式將低功率行動平台交付給NemoChips，證明了一項高度自動化及有組織的低功率解決方案的真正價值。而我們也對於能以CPF為基礎的低功率解決方案運用在IC產品上的成功感到非常興奮。我們很感謝智原最近對於『低功率設計實作指南－CPF的使用者體驗』的貢獻，這是一份低功率設計的線上指南，完全以實際的使用者體驗為基礎。」$ W* _6 U/ L, a3 ~ \$ L" x
% D# k7 ?. }/ i% \8 W; ~設計團隊可以預期到縮減封裝尺寸後整體品質的提升，可藉由導入設計規範和限制條件自動化功能，解決高密度互連基版製造所需的設計方法，此種方法也是微型化和提升功能密度的關鍵。- U+ C& j, [! P! q9 ^/ l) b" L# f
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當今低功耗設計大行其道 (特別是無線和電池供電的設備)，讓高效能封裝電源傳輸網路(PDN)成為電管理主要的關鍵。新的電源完整性技術確保設計人員有效地實現電源傳輸設計的充足性、高效率和穩定性等目標。此外，Cadence 經認可能夠使用 Kulicke & Soffa認證的打線(wirebond) IP檔案庫實現 DFM 導向的打線構裝設計，提升良率並減少生產延誤的可能。作者: chip123 時間: 2008-9-26 06:48 AM
Cadence 益華電腦與中芯國際(SMIC)合作 提供以Virtuoso IC 6.1為基礎的混合訊號參考設計流程 , b }+ a; J$ R3 w& O % Z) X9 b$ L5 `4 gCadence益華電腦宣布，與中芯國際集成電路製造有限公司(SMIC; 以下簡稱中芯國際)合作，以Cadence® 益華電腦Virtuoso®客製化設計平台最新版本為基礎，專為雙方採用中芯國際130奈米製程設計的混合訊號晶片之客戶，精心開發混合訊號參考流程(Reference Flow)與製程設計套件(PDK)。 8 e' L- _, \5 o, U5 F
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中芯國際設計服務部資深協理David Lin表示：「中芯國際與Cadence益華電腦共同合作，協助我們在中國大陸半導體市場如虎添翼，完成我們的預定目標。」「Cadence益華電腦是混合訊號設計解決方案領導廠商，提供獨家技術與專業建立這個參考流程。這個解決方案將幫助我們加速類比混合訊號設計，滿足消費、網路與無線等不斷成長的市場需求。」 + f n: h3 X0 W. |5 n - `1 U5 V& o% j混合訊號參考流程以中芯國際的130奈米混合模式(mixed-mode)、無線RF PDK與Cadence Virtuoso平台和設計用製造(DFM)設計為基礎，為設計團隊提供參考設計環境、基線(baseline flow)流程以及範例設計，讓設計人員能夠成功地運用中芯國際製程技術與Cadence Virtuoso IC 6.1平台。此Schematic-to-GDSII流程可被預測並已最佳化，替設計團隊提供卓越指南，協助建立SoCs或開發自有的流程。 ; l; A/ Z7 X) z+ X7 I9 Y
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「很明顯地，RF/混合訊號設計需要經驗證的130奈米PDK。」Cadence益華電腦客製IC平台處長Sandeep Mehndiratta表示：「中芯國際的流程與PDK支援我們的Virtuoso IC 6.1技術，建構威力強大的絕妙組合，幫助雙方客戶因應當前的混合訊號設計挑戰。」作者: chip123 時間: 2008-10-2 12:36 PM
CADENCE益華電腦推出針對半導體設計的服務式軟體(Software as a service – SaaS)解決方案 ) h/ e8 m5 `' K: R, P9 J
0 ~) J: Q+ P/ w8 G8 f' KCadence益華電腦日前宣布為半導體設計推出服務式軟體(Software as a service – SaaS)。這些通過實際驗證的、隨時可用的設計環境，可以通過網路(Internet)，讓設計團隊可以迅速提高生產力，並降低風險和成本。 Cadence益華電腦的Hosted Design Solutions可用於客製化IC設計、邏輯設計、物理設計、先進低功耗設計、功能驗證和數位設計實現等。 9 x$ F" T5 Q% d2 t0 ^9 I, f: u- h' g3 A4 n) a7 c
“Cadence益華電腦的Hosted Design Solutions非常適合我們的設計團隊，它讓我的設計團隊設計初期就能立刻使用到設計環境，”Tagent公司研發部副總裁Jarie Bolander說，“我們發現與遠程團隊的合作變得非常容易，而且可以讓新進工程師迅速發揮效率。採用Cadence的Hosted Design Solutions，可以得到完美的設計環境，幫我們節省了大量的前期準備時間。使用這種解決方案，讓我們能夠成功實現多款晶片的試產，並計劃將Hosted Design Solutions應用於其它項目。” # f1 ]3 B- I. N. p
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