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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › non-overlapp
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[問題求助] non-overlapp

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1#
發表於 2009-11-26 20:27:52 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位大大，請問一下以下這個電路主要是在做什麼的?以及電路模擬時需要看哪些東西?
7 R. N: M+ i6 f1 e# T! p; `

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finster
2#
發表於 2009-11-26 21:19:06 | 只看該作者
這個電路是在產生四個不會相疊的clock
1 W7 X5 {) J4 z6 c% t# [最常使用這個電路的應是使用在switch capacitor(SC)電路
# y7 Z8 J1 F& X! S; a. v! M; c因為SC電路需要有不相重疊的clock or phase來turn on/off capacitor,故而,若你有研究SC電路,一定會介紹這個電路
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3#
 樓主| 發表於 2009-11-28 23:11:09 | 只看該作者
嗯嗯 ~ 大大我模擬出來了.... ^^
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4#
發表於 2009-11-30 09:21:08 | 只看該作者
謝謝大大的分享~知識因分享而壯大！
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5#
發表於 2009-12-4 18:17:00 | 只看該作者
這個電路就如同finster大大所說的，是為了讓output driver能夠避免short through，所以必須讓output不同夠同時turn-on和turn-off，所以得讓output會有時間差的turn-on和turn-off，也有人稱為dead-time，也就是所謂的non-overlapping！！
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小美
6#
發表於 2010-1-2 01:27:08 | 只看該作者
基本上我建議這個電路最後面應該要再加上一個電阻和一個到地的電容
+ W- Y. R5 F8 [; n! @. u# ^7 {: X/ i, u' a
否則才幾個DELAY TIME 應該還不太夠用
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7#
發表於 2010-1-6 11:42:55 | 只看該作者
我帮你把它顶起来！希望高手前来解答！
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8#
發表於 2010-4-22 08:37:49 | 只看該作者
Sigma-Delta電路裡面常看到的clock generator
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9#
發表於 2012-12-8 11:00:29 | 只看該作者
謝謝大大分享，小弟最近正好開始在模擬電路，正好需要這個電路架構的理論，謝謝!!
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sainwu
10#
發表於 2015-12-11 01:37:26 | 只看該作者
請問大大,小弟是新手想請問要掛電阻和電容,請問各掛多少?, k% O: F- I$ j" H4 |8 M
謝謝.還是有sp檔可以給小弟參考.
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