M0 M3 M4 Soft IP Cores For Sale

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├─AT420-DA-03001-r2p0-00rel0
│  └─docs
│          DDI0337G_cortex_m3_r2p0_trm.pdf
│         
├─AT420-DC-02008-r2p0-00rel0
0 Y& {+ Z2 E4 _" L3 E4 X │  └─docs
2 N* S& f8 D! b │          DII0194A_cortex_m3_r2p0_csg.pdf
* O- c# v2 f8 l. G/ D │         
  D' v, e3 [: b- b6 W1 V# P ├─AT420-DC-13001-r2p0-00rel0
│  └─docs

│  │  │          CM3CodeMux.v
│  │  │          CM3flashmux.v
│  │  │          CM3ROMTable.v
* k) n( h! g2 X: \+ Q7 i │  │  │          CortexM3Integration.v
& Z6 M) X( V. p+ k! j( Q6 Y │  │  │         
│  │  ├─dapswjdp
│  │  │  │  README_DAPSWJDP
" [4 [& N/ a! c4 T5 n, M) z- E; Q" c2 S │  │  │  │  
│  │  │  └─verilog
0 v; T' |. c6 G& D  _* J3 ]" @/ \  q0 v6 p │  │  │          DAPDpApbDefs.v
4 R4 m6 n* e+ n4 e) k& [. q: m │  │  │          DAPDpApbIfClamp.v
│  │  │          DAPDpApbSync.v
8 Y6 Y( k; T5 }; V │  │  │          DAPDpClamp0.v
; m( l$ v3 e% i0 ?- l0 H │  │  │          DAPDpEnSync.v
( A5 S, w) ^( a1 D/ e" w │  │  │          DAPDpIMux.v
$ x8 h! X4 ?: b │  │  │          DAPDpSync.v
│  │  │          DAPJtagDpDefs.v
) _+ h4 t( Z5 @0 j, |  l │  │  │          DAPJtagDpProtocol.v
│  │  │          DAPSwDpApbIf.v
& C# H) I# x- Y) R  U, v* F │  │  │          DAPSwDpDefs.v
+ n) b2 g- \* P# Y │  │  │          DAPSwDpProtocol.v
% l" r4 _$ R9 C8 ^9 g │  │  │          DAPSwDpSync.v
│  │  │          DAPSWJDP.v
│  │  │          DAPSwjDpDefs.v
3 ~9 f- ^/ Z  e7 e; l  R5 V# _* T │  │  │          DAPSwjWatcher.v
. b$ ?& Z+ ]% X4 G* G8 m │  │  │         
7 [% [! d( x  z$ X% a' O& Z$ N+ f │  │  ├─models
│  │  │  └─cells
│  │  │          CM3ClkGate.v
│  │  │          CM3EtmClkGate.v
│  │  │          CM3Sync.v
│  │  │         
+ p1 E0 }5 n9 h/ J3 g4 `% B │  │  └─tbench
+ G5 e* k" a* b9 |' m │  │      └─verilog
│  │              AhbToApb.v
' S4 s( [9 b6 a# X: k │  │              AtbLogger.v
- F( c4 g0 q4 q │  │              BusMatrix.v
' U( q3 y( |2 _2 R) C │  │              ClkReset.v
3 u2 I0 B' b# s3 Y" A │  │              CM3BusComparator.v


: G8 T7 Z1 B  R9 N3 x1 l │      │  │  exclude_list.sc_waitstate

/ H$ r! W& o- z! Z             │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
             │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
             │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
' l1 |& ^/ K, _5 K: Y             │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
             │      │  
             │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
6 Z" u; s. N( M# y             │              cells_1.geo
             │              cells_1.pwr
             │              index.cli
             │              README.TXT
) L) V8 v0 K( @             │              rulesets
             │              VERSION.TXT
             │              vias_1.geo
             │              
. N% R: F( t, A' Q4 f             └─tsmc
) s, D0 }  }% h6 c# Z# P                 └─t-n90-lo-sp-002-f1_1_6a_20060914
) {& h: V% f! J+ \9 g# K& u                     └─6X2Z
                             corner.defs

├─integration_kit
0 J0 W  V7 i+ D9 }+ v; l; e( D │  ├─logical
( h# `4 o- A: K( [! X# C& R │  │  ├─cm0ikmcu
│  │  │  └─verilog
│  │  └─tbench
│  │      └─verilog
% i+ e0 k0 h8 k8 \1 h │  └─validation
- o! W5 n* {( H! k │      ├─glogs
6 z1 n3 [, H3 E, F( b+ h │      ├─logs
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; y  r( `) w2 b+ O; r% E1 d │      ├─tests
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│      │          ├─CM0
; s0 p1 ]% w2 M: c9 t8 T2 ? │      │          └─Documentation
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% D* g; P, o% W6 \ │  ├─busdefs
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' G$ l6 Q" q. [( H# t. y& B │  │  │  └─AMBA3
│  │  └─arm.com
│  │      ├─CoreSight
│  │      ├─Cortex-M0
4 l" k6 B; R: w7 Z5 t │  │      └─CortexMCores
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2 T+ k# u7 U$ D0 @ │  │  └─arm.com
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│  └─components
│      └─arm.com
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