M0 M3 M4 Soft IP Cores For Sale

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├─AT420-DA-03001-r2p0-00rel0
│  └─docs
& t7 r- o. d/ x) L% X) G │          DDI0337G_cortex_m3_r2p0_trm.pdf
2 F" }2 E0 R" w% s- z4 c6 }; t, ? │         
' \3 N$ J, S; t6 {  M4 L; f ├─AT420-DC-02008-r2p0-00rel0
$ I. c4 q0 i' p │  └─docs
│          DII0194A_cortex_m3_r2p0_csg.pdf
│         
├─AT420-DC-13001-r2p0-00rel0
│  └─docs

│  │  │          CM3CodeMux.v
│  │  │          CM3flashmux.v
│  │  │          CM3ROMTable.v
│  │  │          CortexM3Integration.v
│  │  │         
7 o7 D9 s$ G6 [& N. u4 X9 C2 x) t │  │  ├─dapswjdp
9 c7 F/ H& I+ S0 p5 \ │  │  │  │  README_DAPSWJDP
│  │  │  │  
│  │  │  └─verilog
7 q% D$ X1 C" P. G- Q( w7 o5 P0 Q0 C │  │  │          DAPDpApbDefs.v
│  │  │          DAPDpApbIfClamp.v
│  │  │          DAPDpApbSync.v
; e" C- B1 T' I, p) g, K │  │  │          DAPDpClamp0.v
- N. z. w% i. L* G9 w/ }( V │  │  │          DAPDpEnSync.v
│  │  │          DAPDpIMux.v
. j0 M- x$ R& f5 F& R │  │  │          DAPDpSync.v
* Z, R! e. [( k+ X │  │  │          DAPJtagDpDefs.v
- A1 G. k3 I0 |* B. U. n │  │  │          DAPJtagDpProtocol.v
│  │  │          DAPSwDpApbIf.v
' @: v* H0 Q/ a; U5 g" o! s6 f │  │  │          DAPSwDpDefs.v
│  │  │          DAPSwDpProtocol.v
# i3 l. T. `& g1 [) ~  @6 i │  │  │          DAPSwDpSync.v
0 T/ \1 p; a" `- M/ ? │  │  │          DAPSWJDP.v
" k6 E+ @3 e( V7 e+ e4 r │  │  │          DAPSwjDpDefs.v
/ N, F' Y6 c5 X. v │  │  │          DAPSwjWatcher.v
│  │  │         
3 ^: M" \" K9 p1 G; f │  │  ├─models
│  │  │  └─cells
# ?1 D: L" u: v$ I! ^ │  │  │          CM3ClkGate.v
│  │  │          CM3EtmClkGate.v
│  │  │          CM3Sync.v
1 a+ {. r7 F& @0 C │  │  │         
0 ^* u! L2 m* Q) k* h │  │  └─tbench
│  │      └─verilog
│  │              AhbToApb.v
│  │              AtbLogger.v
; {7 c7 K- n, M$ l' ]% t │  │              BusMatrix.v
│  │              ClkReset.v
6 R9 d* U! Q6 v: I; a │  │              CM3BusComparator.v
" V: x' A/ T0 H; @
# a# |; q; b# S+ ]& q* k6 L
│      │  │  exclude_list.sc_waitstate

             │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
             │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
             │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
             │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
             │      │  
             │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
2 r* A1 {; f8 n% L$ X             │              cells_1.geo
             │              cells_1.pwr
' n: l9 ~% X9 S8 m1 F             │              index.cli
6 U9 \: e( g# q( j  f7 ]             │              README.TXT
             │              rulesets
/ d. J+ `$ b% r8 \: b6 }# L0 q) @             │              VERSION.TXT
$ G% d$ _$ g6 Y8 v0 E6 j             │              vias_1.geo
             │              
8 S- ]) y9 E2 @' {7 e4 h4 g+ U             └─tsmc
                 └─t-n90-lo-sp-002-f1_1_6a_20060914
                     └─6X2Z
3 y/ C5 Z$ V3 }, t3 A+ t                             corner.defs
4 P! I. w% o' P4 z1 d' @1 c/ J
├─integration_kit
│  ├─logical
. {/ w8 }3 B5 V- Y │  │  ├─cm0ikmcu
' ^+ h; ]* `  D1 E: V( r │  │  │  └─verilog
│  │  └─tbench
│  │      └─verilog
! E9 `8 c, F, U) g/ G& | │  └─validation
! I- T( _: O" ^$ b3 d+ H │      ├─glogs
. V; g0 i7 A* h- t6 {' q, ^8 q │      ├─logs
│      ├─mdk
│      ├─srpg
+ @0 M  u7 o" Z4 c" ^: Y │      ├─tests
2 y* d8 K( I" t$ p" ] │      │  └─CMSIS
│      │      └─Core
- b9 R) W  _3 }+ ]2 X │      │          ├─CM0
│      │          └─Documentation
" g9 `* m' A. L! y. y │      └─vectors
├─ipxact
! X6 m4 M  b  T& n │  ├─busdefs
│  │  ├─amba.com
! ~% Z0 Z' O2 K: p7 h, |; ] │  │  │  └─AMBA3
3 y/ O5 e8 c1 o: p* l │  │  └─arm.com
2 s3 d& P  s7 I  j8 E# f& o │  │      ├─CoreSight
│  │      ├─Cortex-M0
│  │      └─CortexMCores
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- t9 r- z3 p3 W2 N$ p) h2 w │  │  └─arm.com
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2 y, b# T! s# j. T' @ │      └─arm.com
8 _( l  E5 `" A) k │          └─Cortex-M0
$ q* Z$ o, g% b2 M$ N, |: }

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