關於Design Vision的問題

小人發

用工作站跑verilog的時候
6 ~& o7 u4 y, `. ?' P- C" b在DV的階段  出現了一個警告
$ |  [( [  R$ r6 d( `% }6 W
Warning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)
6 W3 o( Z7 U1 V5 T
8 Q( ^/ |  ~4 S/ k) L  k* }這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
; `) p% _4 d6 t& B( M: Q+ t1 ~, z$ j若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
( @3 u& [5 w! H, Y了解了
% m, M* y; K7 R4 x1 F9 t感謝你的解答
$ V- H. i: n( N2 o' ~! x- a-----------------------------------------------------
% n  E3 {: c" u( l: m另外還有一個問題   也是在DV階段跑出來的warning 如下:

" _1 v7 C" q7 ]3 Udesign_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
2 e( q0 C& s& j0 t8 V* DInformation: Annotated 'cell' delays are assumed to include load delay. (UID-282)
2 _, y1 X0 S! P) [) D5 R  yInformation: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
) y8 t' r2 z$ m( A6 F8 L3 jWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
         to break a timing loop. (OPT-314)
6 F/ v2 c/ W/ L% X- n5 ^. ]2 C5 wWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
2 A8 ~- O$ c& D. y' T  D         to break a timing loop. (OPT-314)

要怎麼判斷這些warning是必須要解決的
因為我還可以把波型合成出來
可是我怕最後layout部份會有問題

[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
7 \5 {) n  V3 K& x$ z: l如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
, \! d" B# u* g4 W9 [怎麼確定合成沒錯
  i& d0 u& z5 m6 P還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
/ ]' s- T) X6 i9 a$ p我應該要怎麼修改才好

assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};

, C% r! g: K6 {9 B; I+ ?因為是用工作站轉出netlist 然後再合成波形
會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.