關於Design Vision的問題

小人發

用工作站跑verilog的時候
; a+ H5 C9 W: g, n  K在DV的階段  出現了一個警告
0 t& [- I2 \' e1 v4 k1 k
5 `1 _/ M6 p# U7 r1 cWarning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)
/ _( I/ ^% r: i% i4 e/ i; h5 g
這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
3 ^9 u, j& H) s7 Z$ f若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
了解了
: k( l; K- d  w3 X7 A感謝你的解答
2 R# R+ p+ G  r+ n) K4 d  n8 z-----------------------------------------------------
另外還有一個問題   也是在DV階段跑出來的warning 如下:

design_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
* v6 Y1 I  D# b4 b$ OInformation: Annotated 'cell' delays are assumed to include load delay. (UID-282)
Information: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
6 p5 j% [9 y6 t: _6 @5 a         to break a timing loop. (OPT-314)
# r3 K) V3 i% {0 Z+ W% y0 ]4 z: bWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
         to break a timing loop. (OPT-314)
! b6 j, k8 s. U
. ?( `' E+ f" [0 G# i/ @要怎麼判斷這些warning是必須要解決的
因為我還可以把波型合成出來
可是我怕最後layout部份會有問題

+ `2 S; y2 E# E/ ?[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
怎麼確定合成沒錯
* c: Q% J  A5 v! g7 d2 t+ L8 D還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
/ n/ x* V# R) O- v. _: E我應該要怎麼修改才好

assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};

因為是用工作站轉出netlist 然後再合成波形
會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.