關於Design Vision的問題

小人發

用工作站跑verilog的時候
在DV的階段  出現了一個警告

  X" u! e: ?  Z; A1 CWarning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)
; Z( y- x9 U( J. N0 d. K4 ~
這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
6 F- ]! I6 {* O+ a& n: a5 x若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
了解了
( i' W' N2 p$ N7 I2 @感謝你的解答
-----------------------------------------------------
5 J2 H& o: C! A! W& R另外還有一個問題   也是在DV階段跑出來的warning 如下:
0 D  Q' y& p! b" Z0 I( b9 Q
design_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
& B7 l* _7 B1 n, [Information: Annotated 'cell' delays are assumed to include load delay. (UID-282)
Information: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
( k  b1 c( \( Q1 XWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
7 s3 o' Z0 p* d7 E; u7 X; e         to break a timing loop. (OPT-314)
, V# f2 B  E' Q; ]. n7 iWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
9 g  C7 p/ A) l  \: X5 {6 ~8 ^/ d         to break a timing loop. (OPT-314)

: }) z3 q) D1 f- b3 T  Y要怎麼判斷這些warning是必須要解決的
+ r1 f2 t( Z5 J( N因為我還可以把波型合成出來
( b2 f, x! P' C5 N/ d$ X可是我怕最後layout部份會有問題
9 A; x% ~* g! J# e/ T5 O
- D/ H' ?* i2 ?( c, h: l# b[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
- c8 [7 d& }) i( T怎麼確定合成沒錯
1 O# O  h/ `# z. e% n; A1 a0 {# s還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
- ^, j6 Z/ ^- Z: Y9 i' X' Q% O我應該要怎麼修改才好

assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};

因為是用工作站轉出netlist 然後再合成波形
會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.