請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
( w2 B; J" h6 o7 q* P在下初入門，設計跟理論之間有極大的差距.....
% s9 b& h! o& m  P在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
等到M1到了飽和與triode的極限的時候，再調小vb3至適當值
, D! f- }9 g& o, l4 j4 C
增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
7 H0 v) A. W% Z3 ?但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
0 F' y( h; m2 _在下使用的是65nm的製程，所以VDD是1.2V，
+ X) l/ n$ l  n5 H3 E而我VCM的值則是固定在0.6V，
6 `" \9 C: S8 h( X; L看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，
9 o' H- {% J1 g# x: O* ^
所以有幾個問題跟訣竅想請教各位大大，
1.VCM的值真的需要固定在VDD的一半嗎??

2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?

3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....

大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
3 E" w3 a8 }3 M. b3 q, y+ N希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
- O5 [- E6 j0 ~* `( S+ Z+ i附上他的paper讓大家研究看看。
4 D$ H& V5 A8 J( q

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
# N$ _5 g7 \: \& f) f- b7 w. ~***********folding*************
.prot
, U! m7 s; y1 f0 T. y.lib 'xxxxx.lib' TT
% c4 }0 M3 W- \% t! X: n.unprot
.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
! f, v  o, J3 E' d1 r& c6 [. X***********description****************
*****************
VDD vdd gnd! 1.2V

  z. w8 Y2 m4 e. m& ^3 ~VB1 vb1 gnd! 0.74v
VB2 vb2 gnd! 0.4v
VB3 vb3 gnd! 0.38v

VCM vcm gnd! dc 0.6v
VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
* U  Z3 l9 ~" x& b*VC vc gnd! DC 0V
8 }5 f* L. \2 C/ P9 KEIN+ in+ vcm vd gnd! 0.5
EIN- in- vcm vd gnd! -0.5
*****************
8 c5 [( i' |. s  g2 I
* A/ g4 s6 J2 Q+ k- iM1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
; s/ \% l& _# ]: IM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
$ Z; l/ V( S( ]M5 nout n4 vdd vdd xxxx L=Lp W=Wp4
3 r) r/ s0 J8 h: vM6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
M7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2

***********analysis*************
1 Y* M: K$ F1 a1 o' A8 }. q************output**************
. h' p" p$ j% v8 x; d; p6 z.op
2 ]7 k* @; X4 R" Q( U# ?.option post
.tf v(nout) vd
4 y1 N4 d' y. U, @.end
- I) z# g2 Q" f: Q% ~' Y$ J8 q
* n6 j; C. L  Z) f/ m8 ?      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
      output resistance at v(nout)             =    1.0725x
/ @% \% C3 P0 C增益只有115.... 要怎麼才能升到1k以上勒??
! s. K" `1 Q# W7 p0 F+ k
[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
8 [( O5 C+ M& }結果反而調不出我要的值，
小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手


! f- _/ f& [( o. J) j# w! k多虧有vince大大的肯定，小弟才敢放手去做
0 h4 d7 l& C3 P! }, f( ~
* |4 ?6 I; d1 h, x, x4 J0 T不過，現在卻又遇到個難題，
電壓值該怎麼調，或者W/L該怎麼分配，
/ L3 u2 U# W8 @5 \才能讓Mdrive的部份便成SATURATION??
! I  G  ?9 u/ p" H' q調了整整一個下午，linear就是linear，說不變就是不變....
M5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
需要多少電流?
regulator 的load regulation spec是多少?
) h' l, {4 K5 U第一級OP bias電流多少?
: M, |3 R2 U- I' T( M; y這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
& G3 k% O+ S/ I% O+ a謝謝hiyato大大提供的PAPER......
3 y% Q' `1 M( b回vince大大，
* f6 E$ c$ C$ K4 r. fload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
8 Q: f6 [4 N4 r' s" N剩下的...恩，也不太清楚，似乎是自己設計....
1 J2 n* @# M3 ]5 U) z所以...就想說先以增益為目標....

2 t1 {! H) Y# k" |3 p. S. ~[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
' V3 U* _1 J: A- B" k* A! D0 A, ~當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
; s6 K& J. C- F' R0 w- Q而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
% z! |% H1 P4 {- {不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
% @  w6 x$ j. o! N# e   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
- r; I$ s. L3 H7 E3. gain大有他的好處  可是over design只是增加自己的困擾
+ m7 b. w4 i, S1 U9 p   所以你應該是要去算一下你到底需要多少gain
( g6 U! d6 g- j" H4. 如果你是學生  而這個不是你論文的主要部分
! @% w& K% U6 l, U5 f$ v9 g2 _5 a. X2 a( J   那我會建議你用更簡單的架構
  f0 u4 {0 ?5 n* q* {* `& q9 S   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
) b) L9 x* u- q% I   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5. 你的VCM就是你的Vref 不是1/2 vdd
4 y2 f1 J2 T0 k  |; c6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
& n% Q* V1 ~9 m7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
' C1 Y( J+ e3 a9 C8. 今天話有點多  不好意思

squallscer

XDD
( K3 k! J9 S7 e% x" F不會拉，vince大大見解非常的寶貴唷！
更謝謝finster大為我提供的建議，
* U7 h3 U" G6 R6 [0 b5 X2 b看到各位大大為我解答，讓我求助無門的情況下感動非常了
恩，我現在就試試各位大大的方法，跟建議，
: U  I: t& B! X# [# h& E我試完後的結果再跟各位大大報告！
2 p  [1 E# C) p4 g' H' p謝謝大大們的不吝指教....
0 }' Q6 f6 i7 Y3 F/ s# b(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)
" S+ O$ W# N, O; L
' m9 w. S( q' E. H1 ?恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
+ N$ F. m' S# Z1 N- r4 J而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~

: ?1 i& I& w- K( u+ ]. O) F[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
2 _! w' Z  X) z' q& E恩...那應該是我的寬長比設計的問題了...
3 j2 w( E/ i' d我重新再重推做一次...
, b1 ?7 u8 J# i# b5 `
[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
% H' P& {- @3 u. ?9 {+ A附上他的paper讓大家研究看看。
2 C. `) K" M/ B- Y**** 本內容被作者隱藏 *****

* J1 k" O4 l$ s9 e. uregulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
1 G7 Y1 f* K9 y$ u 要錢以後再說。

6 P6 x3 E% ]; [4 a; X% I' @[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
7 T3 f" [! Y& E咦?
, u+ s+ u& Y; a) |% L$ j話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
8 N5 I; [, G) r3 `" v( Dfinster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

% Y: Q* f/ P9 n' N7 G
- K9 X! z! r; s: |. y
- B& _+ K  k7 h3 N
3 O6 b$ Q$ p& A2 _5 l/ K, ?/ i不了解你指的MD和MC的縮寫意思
/ d' w8 P: i- u! \) R% N我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
1 Y9 s) B4 M. o% L. J因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
8 }& w8 [1 f1 F7 g6 j( r# i, [7 h小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
' \. ~. I# i. h很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
4 d% g. x4 u. s; ^5 B0 }0 V9 A  |發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
3 b4 t$ Y: R  x6 t# j! W
從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
8 L$ M" \4 E! d8 ?; I8 K. k! W
( G9 D( B" e$ `恩.....原來如此...
今天發現了一個問題.....小弟的功率真是省到了一個極點....
電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
: Y" z0 E3 Y* |* y也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
9 }5 e- K! D0 l  i# K$ s結果失敗....
; s* [% @% }, L, E真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
3 y6 t; H. ^7 _+ o4 k. \9 c6 \小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
- u- C' Z: a. y0 s# N很謝謝kgbriver的寶貴意見~~~
+ o9 N& d' y  e4 Q4 v' @看finster大大的解說，
# V3 a. O0 U- P! M# w' x! W# v發現OP的學問，還真是多....
0 |3 K1 G# K3 K( x, d) L( D: f唉...小 ...

5 p+ L7 T( l* p' v+ P我想,你有點誤會我的意思了
在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
% e* k+ ?0 |. P而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
, C+ Q) Y1 K. D) m8 r7 S如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

) i# E- R& {% r
嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....