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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › 請教有關調folding_cascode 放大器的訣竅
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[問題求助] 請教有關調folding_cascode 放大器的訣竅

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st80069
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1#
發表於 2008-5-17 01:46:19 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式

! D' \, v: w+ n/ Y3 J上面是在下正在做的差動放大器，正遇到瓶頸中...冏
( l" l( t7 m0 R* }8 v# n  e在下初入門，設計跟理論之間有極大的差距.....- _% g% d" y1 |4 ]) \
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，0 D1 `) J, W9 W) ?8 D8 ^! s
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
4 }# ?0 P8 D: p8 q" J! ]8 H& z等到M1到了飽和與triode的極限的時候，再調小vb3至適當值
2 l0 V# y  s) q* p0 S5 n5 f+ n$ w$ W: l9 J  E" {) t
增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....6 ?0 N1 V, T/ a6 m, S. _
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，  T: C! }4 f" W9 `" f6 ]' j( Y
在下使用的是65nm的製程，所以VDD是1.2V，
( E: |- d* }2 w( _而我VCM的值則是固定在0.6V，: I1 \0 Q* @& w0 y- f
看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，
2 {) z: a& |0 x" c! V" k  _4 ^9 j( o1 i! S
所以有幾個問題跟訣竅想請教各位大大，
4 q( B7 r' i0 q6 f% P: `1.VCM的值真的需要固定在VDD的一半嗎??
, R" S! L) l7 u$ A) o. j. m5 J0 y$ i- ]8 L; z9 {8 M" G
2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?$ F+ ?5 R& p1 q; P0 A

7 G2 X: B5 i6 ]# z3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....  M3 J' m: E, e+ q! U) g

, z3 ?/ k9 @& Q' s+ p) Y大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...+ m  d2 G! g4 \( v8 ]% w# }2 b2 q
希望各位有經驗的大大不吝指教(跪拜)~~
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hiyato
推薦
發表於 2008-5-20 20:35:33 | 只看該作者
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，, g0 Q( N6 z: h$ d5 [
附上他的paper讓大家研究看看。7 Y, @( H3 C  |. D: P2 _- S- Q
遊客，如果您要查看本帖隱藏內容請回復

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st80069
3#
 樓主| 發表於 2008-5-18 13:53:39 | 只看該作者
PO上小弟的hspice好了
7 ?  s( Q* F7 Y2 R9 H1 z***********folding************** U& F2 V, t; i$ X* D6 g8 C9 c2 a
.prot) b" X+ ]( v+ ]' e
.lib 'xxxxx.lib' TT3 n5 F6 B) s1 \) s4 Z# N$ M
.unprot
' N5 W" q7 Y1 o/ J. f  f/ `6 X' U.globle VDD
& ^7 s  P; |# ]% U$ z4 q.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
7 S" O% _) l9 R' B- [) f***********description****************
6 H$ {  A- U0 N*****************
- W2 h: r( r- e2 j; ^& a7 b& Z  ^VDD vdd gnd! 1.2V
1 J4 F6 H+ M% U  [# A5 ^  q" v$ b7 ~- L0 K0 J1 a' J0 X( ?, {
VB1 vb1 gnd! 0.74v6 I) k/ B1 R7 `0 u) ?
VB2 vb2 gnd! 0.4v
1 f) g9 P( c: Y7 H& k: _0 rVB3 vb3 gnd! 0.38v4 t  p* k/ p7 w
* O- U, y& [0 E3 j  p1 Q* d
VCM vcm gnd! dc 0.6v
( l- `/ C% S& h( Y' o) AVD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
/ S3 X: G: ~( L0 `3 L*VC vc gnd! DC 0V* t; N) W5 J% L& }! e
EIN+ in+ vcm vd gnd! 0.5# e  Z& l0 e; l7 _# ~/ b+ n
EIN- in- vcm vd gnd! -0.5- X4 l/ m2 d/ f6 g) T7 v
*****************
5 H4 Z$ W( L5 ?7 S3 l
' s3 W2 }1 U& `. kM1 n1 vb1 vdd vdd xxxx L=Lp W=Wp" n6 h1 O, W$ Q$ G
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp14 N) c3 T$ t( I
M3 n2 in- n1 n1 xxxx L=Lp W=Wp1
  d/ Q) S" H, gM4 n4 n4 vdd vdd xxxx L=Lp W=Wp4+ z$ |  q0 o6 v% h7 S* o
M5 nout n4 vdd vdd xxxx L=Lp W=Wp4  P0 e$ X6 A' R! d' m
M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3  k9 ~3 l/ G. j( D- ~2 f, s
M7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
( V/ |1 Y8 m( qM8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
  {8 v; N& s' b' wM9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2; S" Q1 P, r* I' D  p9 }
5 Q) a4 p4 n. }, R
***********analysis*************' ^5 u( M" E. w
************output**************4 f5 f9 [- c1 l0 P* i0 }4 G
.op
0 E2 D; c: b/ j7 O3 m+ Z.option post! h( k. P6 H5 c9 ?
.tf v(nout) vd* g1 g' r- }  `1 B/ k/ ]& N
.end( Q$ u) d2 H$ M6 |* [

  ?* M! M* P* p# B- p9 u& b* t      v(nout)/vd                               = -115.0583
1 }( M3 N6 t8 A. P9 I3 s      input resistance at             vd       =  1.000e+20* t8 o9 c; \2 e* q( c
      output resistance at v(nout)             =    1.0725x
# d2 J0 j7 J% V增益只有115.... 要怎麼才能升到1k以上勒??% A# z* G: R' v  k5 C1 R

6 G, ~2 l- k5 P0 n9 i[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]
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vince
4#
發表於 2008-5-19 23:28:39 | 只看該作者
one stage op with gain 40dB
8 d% _* u2 O2 K" b  k9 r5 I% S0 k差不多極限了
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st80069
5#
 樓主| 發表於 2008-5-20 00:08:52 | 只看該作者
原來如此...原來是到極限了...: X2 H( l( A. A& f' R; W
因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
3 E0 W- O* f' [結果反而調不出我要的值，
- r1 g( V( @4 a小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手/ J4 R2 o! f- u  A% B3 N

# V' T4 n: D/ L' o* x
4 V& D( @0 Y8 u% q$ p  n多虧有vince大大的肯定，小弟才敢放手去做2 ]) b. H% u: G9 x( K( e
0 y3 d7 d1 i+ d9 V, s2 f
不過，現在卻又遇到個難題，
0 z6 ?: C7 }% l9 p電壓值該怎麼調，或者W/L該怎麼分配，
0 f1 a8 W' ?, M) y+ E6 X& \& |才能讓Mdrive的部份便成SATURATION??
$ g- r5 a# t3 k( G. [- y+ a調了整整一個下午，linear就是linear，說不變就是不變....
0 |. N: |3 [$ |$ t5 q1 SM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~
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6#
發表於 2008-5-20 09:49:38 | 只看該作者
MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)9 r, G9 h3 M2 p0 ^0 [2 |! z) W" m
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉( P6 J# ?: ], _, U9 k
你可以調看看
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vince
7#
發表於 2008-5-20 11:21:02 | 只看該作者
能不能說明一下regulator的load是什麼?) X0 g4 w3 F3 K. b4 G' V
因為看起來是IC內部的power
# D+ n% @9 H  M6 {. ^; F7 I5 e需要多少電流?
- n0 C) s: w0 l" t; Zregulator 的load regulation spec是多少?
- {/ _; O( v" `5 [2 a+ c# d第一級OP bias電流多少?
  A# ]: q, _& U) a% o# _6 c2 l這樣比較好提供意見　
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kevin
8#
發表於 2008-5-20 22:05:47 | 只看該作者
thank you for sharing this material

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參與人數 1Chipcoin -3 收起 理由
sjhor -3 敷衍回覆！所有回覆內容都是一樣!!

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st80069
9#
 樓主| 發表於 2008-5-21 00:46:38 | 只看該作者
謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
5 o. W  i' ]" i. ]( N! ^8 W謝謝hiyato大大提供的PAPER......2 N+ l$ E- p) W9 e" t& \0 B  }4 _
回vince大大，
, q( g- W" l2 }1 \0 d3 zload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
* y- V0 h, T6 N剩下的...恩，也不太清楚，似乎是自己設計....
- j* Z, I& Y  l2 {, p8 j所以...就想說先以增益為目標....
% w  f7 a1 R/ V- S9 F2 B3 T" v
& a& K! O& x9 u7 y# ^[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]
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10#
發表於 2008-5-21 09:46:59 | 只看該作者
有資料可以參考嗎?) L! F5 q& n# K- U, Q
感謝大大們的分享~~~~~~~~~~~~~~`
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11#
發表於 2008-5-21 09:50:07 | 只看該作者
output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!+ b5 C( n. C* C, \, K  g/ ]3 V
當然會犧牲headroom
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finster
12#
發表於 2008-5-21 14:03:22 | 只看該作者
如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
  H. M4 b  q: z- d0 U而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
9 K3 U0 o2 E* H# a, k% ?不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住
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vince
13#
發表於 2008-5-22 00:14:10 | 只看該作者
1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain3 |! @/ {+ d: l1 T5 a- [
   原因是kbgriver所說的  
& |% X1 ~9 s  G# w3 Y2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current$ C8 c+ i8 H' J, y2 h  A. K
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region. f5 H! Z3 ]! G
   做了也是白做& E+ z2 Q  z- U* a5 V& l7 P
3. gain大有他的好處  可是over design只是增加自己的困擾$ x# ^2 j3 A! K( v8 U
   所以你應該是要去算一下你到底需要多少gain
8 a' q. q; [7 F1 Z  A! ^4. 如果你是學生  而這個不是你論文的主要部分 & o4 O/ F4 H3 A5 a, l$ n
   那我會建議你用更簡單的架構
$ ?$ P5 ?  g0 V3 I4 c   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation, M) P) \0 l, j7 d
   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的  `. I! d. q+ E( T4 P
5. 你的VCM就是你的Vref 不是1/2 vdd
& `" x( h2 E# \5 L, Q, z& V3 N! C6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
( N2 D' n( C0 y+ B( g7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
0 \3 z: ]& z4 j/ d8. 今天話有點多  不好意思
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14#
發表於 2008-5-22 09:03:41 | 只看該作者
XDD1 d" V* I; a5 j  c. Q
不會拉，vince大大見解非常的寶貴唷！7 _$ H9 q; s' I% h( o
更謝謝finster大為我提供的建議，0 V& C8 |9 ^$ X7 S5 U0 c. k* j% `0 n
看到各位大大為我解答，讓我求助無門的情況下感動非常了
/ G5 V& y& P% d6 D: n恩，我現在就試試各位大大的方法，跟建議，* a* K/ O+ l' Y
我試完後的結果再跟各位大大報告！
3 j- a( |: s% x; a/ z9 T謝謝大大們的不吝指教....# R# A; V  Z& W9 l
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)
8 b# M2 ?8 |8 h
) R8 _% L2 _0 m$ Y3 c5 r! ~恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...) X  G; L- j" S% I4 ?# F
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
5 e9 n( w) c; Q, t. O: L除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...0 X# i1 j  g/ f6 R8 s2 Q2 y% b
小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
# K; T0 o' z5 n8 Z; b2 S3 q* n2 C% {5 S9 w
[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]
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st80069
15#
 樓主| 發表於 2008-5-22 09:46:01 | 只看該作者
咦?# p$ S- ?& s' z8 c6 w) e+ }
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
/ b& c0 [. f1 _  ^(昏頭)& `5 \$ i1 }. r  @( f
抱歉抱歉....
& i7 A- x. w& o0 \, z) a% K+ vfinster大大說的....是指沒有MD和MC時的設計嗎??
. R: r$ Z  X" h1 S恩...那應該是我的寬長比設計的問題了...
8 `% N; |1 i+ J) k# \- s3 j我重新再重推做一次...
; D" n7 b( W- f% f4 e2 X8 d- F$ N4 P+ I7 m3 ~  ?6 f7 ?
[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]
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16#
發表於 2008-5-22 13:24:44 | 只看該作者
原帖由 hiyato 於 2008-5-20 08:35 PM 發表 5 T* |' s+ k1 T: I
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
5 f+ r+ t- p, o! W  L附上他的paper讓大家研究看看。0 [1 s3 _( ?2 D8 B9 S( {. V, g
**** 本內容被作者隱藏 *****
3 k9 K3 S0 t, \) L
regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。. a" g, E7 o, }! K; H, J
要錢以後再說。5 L3 c! Q4 S; D2 f8 ]& o6 @

: N/ `' O& @: Q& K9 B[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]
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finster
17#
發表於 2008-5-22 18:49:53 | 只看該作者
原帖由 st80069 於 2008-5-22 09:46 AM 發表
  M6 j1 c# E, j4 ]4 M2 F, S咦?
+ @0 ^/ m* K  t7 F7 g( ?4 A話說剛剛才發現，小弟忘了把同學的帳號登出而po文....... L8 f( F% P( Z9 g$ C
(昏頭)
7 |. c; P- |9 L6 ?/ C/ H抱歉抱歉....
/ {/ d7 e# E" B9 G/ L. Vfinster大大說的....是指沒有MD和MC時的設計嗎??, }+ s! s4 k7 A
恩...那應該是我的寬長比設計的問題了...0 @6 c' L% v$ Q: H% h  Q* ~* I% O
我重新再重推做一次...
. E/ Y( h7 k7 K  a% y
& k: l+ S5 i# H4 w2 G& ]

* l, |) v/ O6 D. `% Z& Q- \
: `& _4 j7 W4 A& U不了解你指的MD和MC的縮寫意思
6 ?; {4 {: b+ C% u: H3 P我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
# [+ c$ N# G; w. T因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
" I- w/ P4 W2 _4 K2 Q5 |自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的
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st80069
18#
 樓主| 發表於 2008-5-22 22:50:16 | 只看該作者
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....8 W8 [0 `* ?$ d& r
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
( O* \) b- `! g( l6 {; D很謝謝kgbriver的寶貴意見~~~) S2 ^- G7 A; q
看finster大大的解說，
# R+ v2 j1 Z* ]% E- K: @發現OP的學問，還真是多....
6 [0 A; ?8 x: E: q& q4 e: ^( W唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
! p+ w: U' O4 o! n5 J  x0 C9 \
1 [2 l+ u. u# T; H: w從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?! [2 d3 W$ c) X6 g; s  ?

7 U7 `( H+ l- f恩.....原來如此...$ e  m1 Y& A" z1 Y" n$ m
今天發現了一個問題.....小弟的功率真是省到了一個極點....
0 X( N5 s6 G( R$ |% T電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
/ u3 q* m: Y+ r& Z6 F4 l0 y也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~7 a6 M% s7 r1 `. @. e
結果失敗....
% Z/ V2 Q% w! Y/ E6 o$ R! `' z真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新...." F4 t: I+ t& i2 D1 y* @
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)
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finster
19#
發表於 2008-5-27 22:32:37 | 只看該作者
原帖由 st80069 於 2008-5-22 10:50 PM 發表
* s$ j7 @  L4 \* Z喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
; i) K8 `/ L# l* A  G小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。# s5 y) d# [. ~" [6 A0 N
很謝謝kgbriver的寶貴意見~~~
& I2 ]; `( Z5 v7 ]8 V看finster大大的解說，, D/ w* @/ R8 I8 s
發現OP的學問，還真是多....
# o& N  x! ]# B6 V0 A唉...小 ...

* _* l' ~5 p. d) H5 D
  w! M/ |5 r9 Q
; }: e1 ~8 Q, G( h; ]- @我想,你有點誤會我的意思了
/ V$ ?/ U( X3 @% v7 b在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
/ U6 e( v( }/ b* l1 ]9 d( g而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

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參與人數 1 +5 收起 理由
st80069 + 5 唉呀呀~~~原來這個有評分的功能....這麼久

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st80069
20#
 樓主| 發表於 2008-5-30 10:34:07 | 只看該作者
原帖由 finster 於 2008-5-21 02:03 PM 發表 " Z- c/ R& S8 U8 O- M8 _' n3 J
如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)! D$ ^9 e/ N7 m. f: k' `
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

, R0 }) ?* O& P0 C, F  ]3 }$ O, v/ l- m0 x3 ~4 e# R
嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
6 g; o' L& l& W* }( Y. }哀....然後面積就變得超大超大....
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