在Layout時最花時間的工作是....

jauylmz

這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!

wlyi0928

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
! q% L, T: x8 w+ [, k  a% f每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
4 f+ N9 b) V" m# \% M而我想大家應該都能贊同這一點吧!!
9 T) P0 |% K& a( i2 C, _5 _做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.
如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
placement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.
跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
" K/ k& {, f* ~在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
或者拉出來的performance不好...等等的事情.
所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,
但是要如何才能做到周詳的計畫呢? 真的很困難耶...
或許DRC已經算是裡面比較好的一項了,
但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
+ `* R- ^" ~& W; ?3 g9 N- K9 N最後是改圖...基本上改圖不見得比重新畫容易...
受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
1 }; D+ H/ ?2 U- A7 r" J' [但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
* l& F2 {: M( h# z$ U; Z1 }+ x不是每次都能遇到改小不改大的囉!!
, j/ p$ I- f  @7 Q8 T, J7 X
小小淺見, 請路過先進指導!!
6 L' h6 _' f0 y9 s. P. J: V; R- l感激不盡!!

keeperv

元件 Device creation
基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
但是並不會佔用太多時間。
排列 Placement
SUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
6 t# K' T2 ^3 C  _0 M. x拉線 Wiring
7 }/ y  k4 P" {" _2 MPlacement做的好，拉線就比較輕鬆，除非digital線太多
APR又不幫忙，時常弄得頭昏眼花
DRC debug
+ r+ K0 c2 T2 r& x在layout的時候就應該要避免這樣的問題
4 W" `4 Y9 L- G. r1 a" S& yLVS debug
' u- J# E' C& o( [若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
% R; M5 G( W- K4 L當然有時還是會有一些LVS的問題，不過並不會花太多時間
比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
4 |7 `" s1 r3 m9 R; M4 x進去要改電路，結果sub circuit都找不到
% g7 g7 ^. d6 p4 D整合 Chip Integration
, `6 w, o$ |( _" W如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
一般若是好幾個人一起來，那真的要好好溝通
& ?9 q/ f. w" }' }  N* F要是最後兜不起來就慘了:o
7 B5 t. Q& B) H) {9 ~9 N% U# \' y溝通 communication
  z" a$ U0 ]& x3 U0 ]非常重要
改圖 Re-layout
LAYOUT心中永遠的痛
9 X3 N+ q/ x2 d9 d! |! }7 M
- p4 o: ~2 s* m- @. \' ]以上...報告完畢

jauylmz

Dear 版主大大

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polymer

各位大大好
6 F/ l5 d5 U, G* [' r我覺得在Layout時最花時間的工作是....
2 p5 j& n( r+ |8 K就如同keeperv大大 , 所列出來的事項 ,
幾乎每個環節都很耗時並且耗工...

majorjan

我個人是認為"排列 Placement"這部份是最花時間
而且是一定要花時間去plan每個block
7 w, [/ R* _( w. q: H- O1 s若能排得順, 相對拉線少、拉線距離短、面積使用就少
; w! A+ _! E, y$ N3 v而且和designer之間的溝通更是不能少
, Q% ?# X0 w$ j( Vdesigner要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
不然, 到最後只會變成忙盲茫...

jauylmz

在下的小小看法
      
1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。
0 d! o! n2 j# }" o
* ~0 s3 {. C  _6 o4 q2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。

3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。
! _$ a  s5 a1 A4 s9 P. \! Z
4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔
* [, c7 `1 b1 v& ~
- l% k9 H7 o6 U3 U# H' s& I. O5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
$ M( F( g. k& Y' Y' V   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
" a0 v8 w7 j$ d  b- D    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
8 E" g8 p4 y# T9 @; p   所以 這真的是要小心。

heavy91

那我這位路過的版主可不可以問一下.....
% K+ q, t; r# H. m$ s
那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....

" Z/ n! r" @6 C! P, ]: p就只是覺得而已啦....或是時間上最長的也可以...
2 _7 m% k/ h( b4 U
* E5 s: J* d8 w& [7 m7 H要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~

jauylmz

就目前二大主流來說 看來是要這樣比
5 \$ l% O# _  u% U! V  T% _$ vLaker L1   V.S   Virtuso L     
Laker L2,L3   V.S   Virtuso XL   
6 {+ h2 t( E$ p+ p3 ^* [% eLaker DDL   V.S   Virtuso GXL
3 G1 h, V: A% |
2 {) N& C5 f6 C! k* \. e才分的出來。因為各有好壞吧

[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]

Oo海闊天空oO

我個人認為是排列最為麻煩....
以 Virtuso 為例子...
" j/ d/ G/ J7 ?! \- x$ A排列的位置不但決定面積的大小...
2 r& \9 P! T, y9 H% d更會影響到拉線的方便性...
( `  V( u9 }4 s& o! X以經驗來講...資歷夠久的人..
可以在排列的同時就想到接下來拉線的方便性..
若排列已經出來了~~接下來的拉線就不會是多大的問題..
因此個人的意見...就是排列最需要花時間

reincarnate

我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧
" w$ N# T; g! n" k/ f0 Y7 a
像是一開始在做DEVICE..如果有舊的電路可以參考
1 S+ C7 K6 P  D* v9 T& B
$ T$ Y9 F  Y4 r7 m7 u甚至可以直接套用 那當然是省事的多

" X" B1 X8 @* b8 P否則 還是一個個去建 感覺滿麻煩的^^"

而 元件排列這方面...

" \! `, [0 t# v2 l考慮到 拉線的便利性 面積大小 以及 電路特性等等問題
* o) N: o- a9 ^
要是電路看不多 經驗有點不足
/ `1 k4 B2 A  g( z
! @6 T" J  O3 @  b, s( S" P9 P$ T0 o+ Q在排列元件上 或許會比較花腦筋吧~

lli3793

元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼
$ j3 ~' h- `! c6 @- |有沒有什麽好的辦法？

superfool

我是剛入行的新手，還不太了解這些具體的東西
希望能跟各位大大多學習學習

yuching67

剛入門時我覺得排列零件是最頭痛的
0 b- u+ K- h# X$ R/ O8 K2 Y但日積月累後會漸漸順手,之後所遇的問題
會因產品不同lay法也不同,現在的產品變成是
拉線是的的惡夢啦...

skeepy

個人覺得的是排列,從block內的device排列就可以
. a8 {  R3 \5 ^7 ?8 T7 _. M+ j看出這個block是扁是瘦,進而要思考對週邊其他block
的影響,也會因此考慮到chip的整合.

bjic

个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步
3 W: x9 {% `3 G/ J$ Splacement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。
由不到之处请指正

peihsin

我個人覺得溝通及排列是最花腦筋的,
像零件的限制及板材的限制
- F4 E. t& R+ b0 c! `- c+ R都會有所影響

stu0804

我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
4 M1 i" V7 R" U, {1 k' ?3 tdesign rules 錯誤就不太容易發生,LVS則是接線的問題了

Winters

目前我只是學生，做過的LAYOUT數量也很少。
7 s; R4 M6 `  g5 A; n( Q7 K所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
3 O" A; j0 R/ c7 E  i因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
- n% f/ o* R" S這個對我而言真的是滿辛苦的工作。
5 g) w" }' a+ R6 g5 X/ _: I$ b不過，找出BUG並且解決這種感覺，真的是爽阿。

a88050015

我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!