如何做一個除9的電路

chppy

各位好

小弟打算做一個除9的電路..擁有12BIT的被除數
並且要拿來做合成
2 j% Z6 |" X% }( }7 |6 URTL是用Verilog語法，請問大概要怎樣寫呢?

m851055

module divider9_v1 (CLKI,CLKO);
0 K: x& h8 s" M8 zinput CLKI;
! S' ?7 a7 p0 N7 [/ ~8 b" s  `+ o* toutput CLKO;
; A4 ?: P4 T9 D+ A# ureg[3:0] Q;
0 A3 _( n# d* e. halways @(poseedge CLKI)
: y" B1 A+ u  Sbegin
! {* d! u( z, J3 ~4 L2 q4 Qif(Q==8)
" [+ U& ~; j! M, Y/ O$ |8 ZQ=0;
else
$ V6 }! c5 Y1 W( a7 SQ=Q+1;
- f, S6 N. z- Cend
assign CLKO=Q[3];
endmodule

eecc

感謝大大分享  剛好想對Verilgo做點研究

thjan65

回復 3# eecc


    有一點不明白.樓主的問題是求做 除法器 還是 除頻器? 二樓的好像答錯啦.