如何做一個除9的電路

chppy

各位好

' N; ^/ |$ y. F8 g  l0 C1 ^小弟打算做一個除9的電路..擁有12BIT的被除數
並且要拿來做合成
* A' Y- n; x: Z* k$ R" NRTL是用Verilog語法，請問大概要怎樣寫呢?

m851055

module divider9_v1 (CLKI,CLKO);
input CLKI;
3 X2 X( D& O8 a1 \% k. U9 w# boutput CLKO;
reg[3:0] Q;
always @(poseedge CLKI)
begin
/ ^+ X$ k+ Z- R! i: Z9 x$ ]if(Q==8)
  Y- C% u' S5 m# c& mQ=0;
else
Q=Q+1;
end
1 ~8 O$ R# R. w- H1 A5 }assign CLKO=Q[3];
endmodule

eecc

感謝大大分享  剛好想對Verilgo做點研究

thjan65

回復 3# eecc


9 r- ?, B/ s/ r# r8 z    有一點不明白.樓主的問題是求做 除法器 還是 除頻器? 二樓的好像答錯啦.