如何做一個除9的電路

chppy

各位好

小弟打算做一個除9的電路..擁有12BIT的被除數
! ^+ Q' x# h) J/ Z+ X9 b並且要拿來做合成
RTL是用Verilog語法，請問大概要怎樣寫呢?

m851055

module divider9_v1 (CLKI,CLKO);
input CLKI;
  V/ |. j+ Z3 t& \2 noutput CLKO;
8 `5 X. B' _$ R( \. L, U4 Greg[3:0] Q;
. A! ]4 H8 K: y. g% galways @(poseedge CLKI)
begin
( w+ b4 ]9 p8 V$ i4 H. z8 z( aif(Q==8)
Q=0;
else
) |) j! m% D" C8 u' }Q=Q+1;
end
assign CLKO=Q[3];
6 E- D4 Z) p3 D% Z0 \' |, d: O3 {endmodule

eecc

感謝大大分享  剛好想對Verilgo做點研究

thjan65

回復 3# eecc


    有一點不明白.樓主的問題是求做 除法器 還是 除頻器? 二樓的好像答錯啦.