如何把wire load設為0, 在做synthesis時?

klim

我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?

petert

如果你用Design Compiler
# E: e: L7 d- K; @: \  w- ?1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".

( x* n5 @5 J7 o! S" w; e+ \default_wire_load : "ForQA" ;
  
# i# g1 ?% v9 E% m( w% f/* QA wire-load */
, p5 ^; f8 R' y$ v7 Y( r  wire_load("ForQA") {
# X* t( B( U% C2 ]& p5 ^3 |    resistance        : 0;
/ {1 {0 T( m, @    capacitance        : 1;
: R4 ]8 S7 m6 ]; _: H    area        : 1;
: |) X( Y' n: M& d8 X+ c* d" g    slope        : 1;
    fanout_length(1,0);
    fanout_length(10,0);
& W* l! r, L1 c$ R/ q  }
% q* ~5 b7 o$ |' i( b3 w
# K7 z' p* Q9 _不是 default_wire_load : "ForQA" ;
則 script file 裡寫
, w. u% ~, r4 x' `set auto_wire_load_selection false
) X' e: F& _; n. G: j8 Oset_wire_load_mode top
9 ~+ Y. g4 v( j* f/ G& n7 [5 }) gset_wire_load_model -name ForQA -library <your_library>
- F8 f4 g5 f8 \; @2 }. w8 g8 [! K
9 ?: c9 v' d, W4 l+ C3 C5 F; s4 G: k2.或查用 set_load 0 ... 的方法 for all ports and all nets