如何把wire load設為0, 在做synthesis時?

klim

我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?

petert

如果你用Design Compiler
1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".
/ Q" R" w. s/ ?+ Y1 [
. L9 a) t1 w: r6 ]# fdefault_wire_load : "ForQA" ;
  
9 [/ z; \# S: }! c/* QA wire-load */
! f# _& @  p6 @; p( _7 @  wire_load("ForQA") {
    resistance        : 0;
    capacitance        : 1;
    area        : 1;
$ v8 F# ~* X" h% p/ r    slope        : 1;
) F$ I7 f6 m; F- t    fanout_length(1,0);
. j" s1 k+ Z7 z1 A8 w' S    fanout_length(10,0);
  }

不是 default_wire_load : "ForQA" ;
# D. Q9 O  C9 F( ]0 ]' Q0 a7 u4 s則 script file 裡寫
/ w# m+ A: \( [. `7 ]set auto_wire_load_selection false
- a1 x8 M6 U6 g4 P* r4 p7 Rset_wire_load_mode top
set_wire_load_model -name ForQA -library <your_library>
$ j  {0 m* x, s) n8 m
- I  ~4 j" y. ^- m5 V8 S% ^4 N2.或查用 set_load 0 ... 的方法 for all ports and all nets