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I/O在公司裡的確"應該"要有專門負責設計的designer的, 不過好像也不一定,
9 A3 Y; Z2 Q/ A: A3 L/ \7 e我也看過有公司沒有專門負責設計I/O的designer, 就是資深的designer親自下場design I/O了...
, l' V o& v3 M4 M4 b畢竟ESD structure還真的有其困難點在......真的不容易呢,* L1 o' D/ @' F2 \8 q' h: Y
尤其在沒有元件model(例如:可能現在這個project用的model裡面就是沒有SCR架構的model)的時候,
, v7 z* N/ r0 r/ o要怎麼用其它的架構把SCR做出來呢?? 這個就夠頭痛了吧.../ F% n1 ^9 m7 r) s3 b
' e$ O4 s R( `5 G不過呢...老實說公司裡也不見得每個I/O都自己設計, 只是某些特別的時候會這麼做罷了,
|% Z& A" d+ o7 p1 r( M5 L+ P那當然了...若是自己公司裡的designer要設計I/O的話,
# `1 M8 [& b2 C6 ^佈局工程師就也要上場囉!!
# g; X5 l, ]) a! A4 g% h0 c所以我覺得啦...佈局工程師應該要懂一些基本的ESD相關理論才行,5 N3 L5 o) _. t( A, R) g5 i8 p/ f7 v* ^
又, 這麼說來, 佈局工程師什麼都至少應該要懂一點的啦,
* ]& S4 I5 k3 m* _+ `2 S$ m老實說真的很辛苦...我自己曾經做過, 所以我知道...
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再者, CIC提供的TSMC 0.35um 製程的I/O的確是如此沒錯,6 p. [+ o6 Y& j+ `+ b5 D
我們沒辦法整顆chip去跑LVS, 只能跑DRC, 而且裡面有幾個I/O會有metal太寬的問題,
0 O& d' |, K) z$ D0 `. T5 s因為是TSMC沒有再做更新, 所以可以視為假錯, 但實際上應該要挖metal slot的.
& m& o2 ^5 ]$ ~7 X! `不過有CIC另一種跟工研院合作研發出來的I/O, 是整個連I/O的gds檔和netlist都有release給學校的,& L7 L; b/ H; ?$ H1 F
這一種就可以自己加進來跑POSTSIM了.
& T& S3 p% x4 y0 J7 h6 e* ^; d我曾經stream in 進來看過...老實說跟TSMC提供的I/O形狀差很多...
# C- K8 E5 h7 h; k; E4 N而個人比較不prefer CIC和工研院合作研發出來的那種, 所以就沒有用了.......
4 Y& q r- c/ t; S# v9 Z當然也可以用自己畫的空pad, 如果沒記錯的話, 好像以前是叫做"pad window",
$ |! F K! S$ m( p就是只有I/O要bond出去的那塊pad的部份而已, 因此必須要特別注意ESD的問題.
# e, L, P( s2 D# b$ J' i7 C% C- ^; b8 e$ Z; m' T8 K
我記得以前在公司上班的時候, 當然I/O的部份是一定會用有ESD protection的I/O啦,; z8 O8 i5 _( t- f2 q
除此之外, 在core裡面直接接到input/output I/O的device,
3 O5 @% F8 A. G+ F其drain端也會再用ESD protection structure的design rule來再做一次internal的ESD protection.
9 @( q; E; }0 I% N+ }電阻, ESD implant, 還有忘記是叫什麼名字的layer去了...SAB之類的吧...etc, 其實也都是常常會用到的,
: K H% O0 F1 O1 G與ESD protection有很大相關的東西呢.1 O' w5 x$ E# i
可是在學校裡面, 老師就會問你說, 為什麼你用了有ESD protection的I/O,
5 |6 b. k4 h* I0 T1 j. i; xcore裡面還要再做internal ESD protection呢??, t$ D* V* ^7 v# q# Z2 t9 c
---阿我想就是為了保險起見, 在core裡面再做點ESD保護, 這有什麼好講的?
3 V+ `) S) k, Q; w2 H3 c老師就會說, 他們以前做的時候沒有人這樣做的...! b( d# [& }- Z' Q* d* {9 s: [
---廢話, 老實說有很多老師沒在公司服務過, 有一些東西業界的考量他也不管也不聽,
# Q. Q1 ?( e8 Q; Q就是一定要堅持說他"以前"做的才對...誰知道那是幾百年前??1 M7 U: q6 j8 o& D- F8 h* {
我不知道別的學校怎麼樣...但至少我的老師就是這樣,/ j( u2 s. ]. c0 F3 c. V
永遠停留在他那個"以前"時代, 永遠都不會求進步, 也永遠覺得他自己講的對...
4 m$ l8 v9 j$ d5 K8 [2 P有時候真的覺得很感慨!
3 r" z$ S; ^; Z) R" w; ~" x
- e- V% R# M/ Z說到POSTSIM, 照理說whole chip的POSTSIM應該要含I/O進來跑的才是,
# E! b) ?; P( w& s雖然說正常需要的訊號灌進來的時候, I/O內的ESD protection circuit是不會動作的,# U% B7 |+ H. v! R/ y# }
但是I/O的面積老實說很大, 由bonding輸入我們需要的訊號之後, 再經過一大顆I/O的input路徑,. ?7 |0 r; p" a: ~, ~
是否會造成輸入訊號的衰減呢?? 我想這個真的是值得考慮的問題...(老實說我覺得會啦)...
" K* h8 e3 J$ D2 _據聞學校可以透過申請, 然後連到CIC, 用nanosim來跑POSTSIM,
8 {% h5 f$ J8 H- |如此應該就是有把I/O包括進來的情況下, 這樣子跑的POSTSIM應該比較準吧... C! J' P$ w1 q( Q! _ M
' m, M% ^! { R2 u6 C! H& Y不知道公司裡的designer都怎麼跑POSTSIM呢?
8 V* X/ q2 i$ O0 p; D" V/ f能不能請在公司裡服務的designer們幫我們解答一下這個問題呢?6 t0 k8 ]6 P3 z5 \' J* O
老實說, 以前還在公司上班的時候, 若是有帶project的話, 負責的工作也是做到tapeout為止,
7 `) t) h8 ^& V/ N! q若是自己是在一個project裡的成員, 就負責好自己的block就行了,0 [/ G1 n2 e( R' V/ B4 ^
一個cell或block做好之後, designer要抽RC, 我們就負責抽給他, 後續他怎麼跑的, 這個我就沒有問了.7 s5 e$ p- F0 t/ V$ m! o" N
不過我當時沒想到whole chip的POSTSIM這個問題,) u- g: L* q/ {) G) `
老實說啦, 當時什麼都不懂, 也沒想到會有這樣的問題...
- E' C! S) e& \) |whole chip要跑POSTSIM的話, 是否有含I/O呢?5 l; F* K5 |! }1 H5 @
在學校我們自己跑一個core的POSTSIM都要很久很久...跑到起肖..." s- g- n2 o) ^0 w
經常跑到硬碟滿了還跑不完...真是一整個很"囧"的情況...
0 x" O) M$ l3 e( p5 x; Z可是我又不想連到CIC用nanosim去跑,
! P/ l9 s& S- v( S/ G$ R因為要是學校網路斷了的話, 要怎麼把自己當初跑的程序叫出來呢??
& c+ R8 f; _7 O) m, o
0 A( m7 j# N: U4 l在學校裡跑POSTSIM真是一件令人煩惱的事... u- [/ M& W7 a5 z1 S8 ^' d
(尤其當你遇到小氣的老師, 不肯花錢買足夠的tool那時候...真的我只能說"欲哭無淚"啊......)
5 B4 X5 k& k; F/ B0 Z5 @# x. w5 U一整個大囧!! |
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IP卡
狗仔卡
發表於 2007-9-2 08:57:27
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