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I/O在公司裡的確"應該"要有專門負責設計的designer的, 不過好像也不一定,
' T b, q% s+ |( i" w) d我也看過有公司沒有專門負責設計I/O的designer, 就是資深的designer親自下場design I/O了...! r) z. Q- G3 ^$ d. J7 }1 P
畢竟ESD structure還真的有其困難點在......真的不容易呢,7 n% d) o- E- ]2 b
尤其在沒有元件model(例如:可能現在這個project用的model裡面就是沒有SCR架構的model)的時候, z) [/ q8 t$ D
要怎麼用其它的架構把SCR做出來呢?? 這個就夠頭痛了吧...
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不過呢...老實說公司裡也不見得每個I/O都自己設計, 只是某些特別的時候會這麼做罷了,6 l' v8 G8 G' y. g
那當然了...若是自己公司裡的designer要設計I/O的話, + s: n/ n0 b2 f% z$ I5 v/ g6 x5 K
佈局工程師就也要上場囉!!/ R4 S8 v; L' w1 n: s: t
所以我覺得啦...佈局工程師應該要懂一些基本的ESD相關理論才行,# B% a9 w7 a) u/ J, s5 r
又, 這麼說來, 佈局工程師什麼都至少應該要懂一點的啦,
% ?/ [' R" [& k$ w' ^+ N老實說真的很辛苦...我自己曾經做過, 所以我知道... Y: F# I, Q7 U+ F9 D" A% ]
! g" g# W' h$ w4 @$ {# `, Q) S& J再者, CIC提供的TSMC 0.35um 製程的I/O的確是如此沒錯,5 s( h. F: @$ r0 g2 _: s
我們沒辦法整顆chip去跑LVS, 只能跑DRC, 而且裡面有幾個I/O會有metal太寬的問題,! P2 W5 _0 x# a8 m* ^& W4 \
因為是TSMC沒有再做更新, 所以可以視為假錯, 但實際上應該要挖metal slot的.+ E/ ~' G4 P" h
不過有CIC另一種跟工研院合作研發出來的I/O, 是整個連I/O的gds檔和netlist都有release給學校的,
. o& }" |7 n/ e" {* |8 y4 Q7 V: A這一種就可以自己加進來跑POSTSIM了.+ W) ^6 ^; B, V& j8 r
我曾經stream in 進來看過...老實說跟TSMC提供的I/O形狀差很多.... a9 ` Y; C8 \- U
而個人比較不prefer CIC和工研院合作研發出來的那種, 所以就沒有用了.......8 ~- Z6 B9 z6 `, D0 L) ~! w
當然也可以用自己畫的空pad, 如果沒記錯的話, 好像以前是叫做"pad window",
( }5 u, b& B4 |, c" z, [: A- c& m就是只有I/O要bond出去的那塊pad的部份而已, 因此必須要特別注意ESD的問題.
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4 P( w0 A. y9 c( u5 j" [/ K我記得以前在公司上班的時候, 當然I/O的部份是一定會用有ESD protection的I/O啦,
$ s8 L8 j2 H* u7 l; q4 }7 ^3 ^除此之外, 在core裡面直接接到input/output I/O的device,
; |6 V. u$ p4 E2 ^! e, H9 ^7 m其drain端也會再用ESD protection structure的design rule來再做一次internal的ESD protection.) a, {4 D: |8 F1 S, q$ K4 j
電阻, ESD implant, 還有忘記是叫什麼名字的layer去了...SAB之類的吧...etc, 其實也都是常常會用到的,& j) p7 w, \( {$ m7 e
與ESD protection有很大相關的東西呢.3 G" u- `- _8 n: n
可是在學校裡面, 老師就會問你說, 為什麼你用了有ESD protection的I/O,
+ ^ d: w* s' R0 kcore裡面還要再做internal ESD protection呢??
( A/ x! P- E l" W) n---阿我想就是為了保險起見, 在core裡面再做點ESD保護, 這有什麼好講的?
2 _. u; A+ Y- U- a8 [0 r老師就會說, 他們以前做的時候沒有人這樣做的...
- i6 v/ z; w. R5 h: `+ `---廢話, 老實說有很多老師沒在公司服務過, 有一些東西業界的考量他也不管也不聽,1 }. O. _3 `1 U# h& v
就是一定要堅持說他"以前"做的才對...誰知道那是幾百年前??& e& W/ q% z6 z: v3 g
我不知道別的學校怎麼樣...但至少我的老師就是這樣,1 |# S4 p5 y; u9 e7 i
永遠停留在他那個"以前"時代, 永遠都不會求進步, 也永遠覺得他自己講的對...
/ b) H+ i6 \9 K% G$ J有時候真的覺得很感慨!; H Z- g3 ?) a1 J$ E- H9 O
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說到POSTSIM, 照理說whole chip的POSTSIM應該要含I/O進來跑的才是,2 v/ P" R+ \8 b8 x/ {% v
雖然說正常需要的訊號灌進來的時候, I/O內的ESD protection circuit是不會動作的,
, D; T- K0 ?5 B; j1 n$ B# C# L但是I/O的面積老實說很大, 由bonding輸入我們需要的訊號之後, 再經過一大顆I/O的input路徑,' `! |; A2 T! C6 ~" b+ X, c
是否會造成輸入訊號的衰減呢?? 我想這個真的是值得考慮的問題...(老實說我覺得會啦)... s/ @; D2 X- B$ `3 u4 E. ]
據聞學校可以透過申請, 然後連到CIC, 用nanosim來跑POSTSIM,% f5 M4 n( {! l2 k
如此應該就是有把I/O包括進來的情況下, 這樣子跑的POSTSIM應該比較準吧...
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& W& i: W- H4 J* P不知道公司裡的designer都怎麼跑POSTSIM呢?' ^& w# T2 t) I; C T9 |8 p! p- d
能不能請在公司裡服務的designer們幫我們解答一下這個問題呢?
3 @$ |% Y3 S `# Q6 t+ j" I& g老實說, 以前還在公司上班的時候, 若是有帶project的話, 負責的工作也是做到tapeout為止,% R$ j( K; h5 K, M2 L
若是自己是在一個project裡的成員, 就負責好自己的block就行了,$ F s r, i! x( V$ g
一個cell或block做好之後, designer要抽RC, 我們就負責抽給他, 後續他怎麼跑的, 這個我就沒有問了.
( e' R l+ e8 x/ x# a$ m7 J不過我當時沒想到whole chip的POSTSIM這個問題,
' _- X4 N/ ~) c老實說啦, 當時什麼都不懂, 也沒想到會有這樣的問題...& Y- Y8 _- p* |& d
whole chip要跑POSTSIM的話, 是否有含I/O呢?
, H% P4 s% i6 h- {在學校我們自己跑一個core的POSTSIM都要很久很久...跑到起肖...$ R6 \3 N% ]* \" ?; B N" c$ V
經常跑到硬碟滿了還跑不完...真是一整個很"囧"的情況...
: ]2 }1 j# L, x# z' S可是我又不想連到CIC用nanosim去跑,! |5 m; v' G8 P
因為要是學校網路斷了的話, 要怎麼把自己當初跑的程序叫出來呢??1 j' T; y8 u ]
- z: B" R, u! q, N5 N7 X在學校裡跑POSTSIM真是一件令人煩惱的事...# J3 M3 z {$ \! `! u: N/ D/ p C
(尤其當你遇到小氣的老師, 不肯花錢買足夠的tool那時候...真的我只能說"欲哭無淚"啊......)
u0 E: M0 g' E7 }8 u! M一整個大囧!! |
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IP卡
狗仔卡
發表於 2007-9-2 08:57:27
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