有關於跑sleep transistor模擬

jufeng492g0011

各位前輩好：
/ i* {- f: q, ?5 d5 r! _+ v    我是本論壇新會員，也是剛接觸有關EDA領域的新手，在此有很多不懂之處，請前被多多指教。
# K! f; v. N, A
    想請問有關於sleep transistor ( = MTCMOS = power gating ) 模擬的問題
    1.sleep transistor = MTCMOS = power gating 是否正確？
  
2 [4 M" z! r/ A. ^    2.使用hspice如何模擬MCNC使用的voltage？
  
    3.是否有介紹如何模擬電路加入sleep transistor的模擬方法？
) l; r7 r+ U/ ^' |8 g* p
7 p& i# ~$ l9 i- l: v5 R4 L% W    4.我想要實驗的部分是想要降低total leakage power dissipation、降低total wire length...等。
       請問前輩我想利用hspice來模擬這個想法是否正確？

: _% v' H( `! @" P    謝謝前輩的指教，已經找了許多資訊可是還是沒有找到需要且可用的模擬方法，加上同學老師間也無法給予幫助。因此麻煩各位
    前輩給予指導。

evanchou

1.sleep transistor = MTCMOS = power gating 是否正確？
1 }1 H. f; D/ p6 Z, }% b5 @基本上是講同一件事沒錯
) k& U+ H. d) Z
# ?. w5 [' h3 g1 X3 Y% b2 }- n如果你想要用hspice模擬, 其實會相當辛苦, 因為一般來說都會配合相當規模的數位電路,
用hspice來跑會很久, 除非你真的只看dc時的leakage, 但其實sleep transistor的design
' W" T" L8 i: h, a1 ^& Y) h2 L是需要考慮暫態的in-rush current及voltage drop.
! E4 y$ M3 t* k$ Y  V模擬可以考慮用其他fast spice tool來做.

0 v; b7 q. Z. ~7 ?! Q& H用spice simulation算total leakage沒問題, wire-length的部份在數位電路做APR時
tool就可以給出report.