有關於跑sleep transistor模擬

jufeng492g0011

各位前輩好：
    我是本論壇新會員，也是剛接觸有關EDA領域的新手，在此有很多不懂之處，請前被多多指教。
) U6 T& a# V# C" Q- V7 t& M
. b2 n7 h8 z2 l$ h5 i& v  o: D    想請問有關於sleep transistor ( = MTCMOS = power gating ) 模擬的問題
    1.sleep transistor = MTCMOS = power gating 是否正確？
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4 }8 a2 g- m3 @# M3 V    2.使用hspice如何模擬MCNC使用的voltage？
  
/ F2 x  X/ W# h0 W    3.是否有介紹如何模擬電路加入sleep transistor的模擬方法？

    4.我想要實驗的部分是想要降低total leakage power dissipation、降低total wire length...等。
       請問前輩我想利用hspice來模擬這個想法是否正確？

6 d1 c6 H" S1 S0 I, Z" U    謝謝前輩的指教，已經找了許多資訊可是還是沒有找到需要且可用的模擬方法，加上同學老師間也無法給予幫助。因此麻煩各位
: e1 `# h. B0 m8 k    前輩給予指導。

evanchou

1.sleep transistor = MTCMOS = power gating 是否正確？
8 Z! f- Q1 S+ A. B! H' p6 _: q基本上是講同一件事沒錯

如果你想要用hspice模擬, 其實會相當辛苦, 因為一般來說都會配合相當規模的數位電路,
用hspice來跑會很久, 除非你真的只看dc時的leakage, 但其實sleep transistor的design
是需要考慮暫態的in-rush current及voltage drop.
% f( }" e* c/ h: y8 r& @模擬可以考慮用其他fast spice tool來做.
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2 r& P, R  S7 T用spice simulation算total leakage沒問題, wire-length的部份在數位電路做APR時
tool就可以給出report.