IC Layout外包需求

frankie0315

[好康相報] IC Layout外包
5 D1 P' b/ o3 \
dear all ,
6 S( F3 b$ b) K% P0 c0 i
5 M+ b# L5 e8 s6 |8 s* p0 N. ?請問有誰有接ic layout外包案件 ,

目前需求 2位駐場人員, 時間為 11月中至明年一月底.

需要進廠支援, 若是有相關的訊息煩請提供.
* i/ j  ^5 P. c( I: I# C/ d
請各位幫幫忙
) D, y! W6 Y- {8 B' M
4 k" y; _* _/ |thanks
% i1 i. @7 h/ k+ O6 B7 {
3 {0 v6 X! `# i6 D' s; X6 PFrank

ranica

模拟版图工程师
公      司：A famous IC company
9 }1 J* H$ e4 ]0 I% M7 C工作地点：苏州

职位描述
+ _4 q; r, J/ D: n工作岗位: 模块级模拟电路版图设计,包括物理验证.

职位要求:
1. 模拟IP版图的规划和版图实现. 理解原理图到版图的转换过程.
4 j/ m; u( J( F3 w' ~1 x' f# j2. 熟练掌握物理验证,包括DRC/LVS/LPE/ANT等的检查原理和过程.
3. 能读懂和编写物理验证规则和检查教本
% X* |% j( A4 M0 w4. 有实际设计若干模拟IP和流片验证经验,
5. 学历本科或以上
6. 一年以上模拟版图设计经验

ranica

数字版图工程师
公      司：A famous IC company
工作地点：苏州

职位描述
2 g. e7 ]# x( F. u7 |, ]% @工作岗位: 芯片级后端设计,包括与前端工程师配合完成布局布线,时序收敛,物理验证和完成流片.
0 n% _  \, P7 C' f
- _4 B/ g4 R2 K3 G5 B8 n3 x8 C2 z. L职位要求:
, I. c! C0 t$ b1. 深刻理解数字后端流程,如 芯片全局规划,时钟树,布局布线,信号完整性,时序收敛,物理验证,以及流片过程.
2. 有数模混合芯片物理集成经验.
1 v7 y$ y6 S; b  |( G4 j3 v5 w3. 有低功耗设计经验,使用过UPF和MMMC流程设计.
4. 作为负责人设计过深亚微米(65nm或以下)芯片级设计,并有成功流片经历.
5. 积极主动,团结合作, 有独立解决问题的能力,
9 U' `6 v- H: n9 [9 u6. 学历本科或以上
: H; D* T) E4 e3 J0 J9 l7. 两年后端工作经验

ranica

Senior Layout Engineer
* q( H) N8 H/ q, P% ]公      司：A famous European IC company
& L# U% f9 L3 Q工作地点：上海
$ h( {1 t1 _0 X  d2 \( G
+ I2 A( u9 K% WJob description  
- layout of analog building blocks  
- place & route of digital circuits  
% p3 v6 v1 @) G8 T- floorplan and toplevel layout  
- bond sheet assembly  
# p2 \- C$ ^+ P. p; l- layout verification and finishing  
- coach junior engineers  
; _3 [3 J0 e4 @* K: v! o
Required knowledge competencies and attributes  
- master or bachelor degree in microelectronics  
" Y) ]1 c+ ~4 m+ C/ j6 s- > 5ys experience in IC layout  
. E( r9 Z7 r5 u9 I5 H. P6 o' x- good understanding of semiconductor physics  
7 E- T9 G1 w9 {+ ~4 C3 i. \4 @- experience in full layout flow  
- experience with Cadence/Mentor based tool chain  
- very good communication skills  
- flexibility and good capacity for team work  
- foreign languages: English, German (not a must)

ranica

FAE
公      司：NO.321-A Semiconductor Company
! c) n& \) W" T: }# ]% ^. m7 q3 ]工作地点：厦门

6 ?* j4 U0 c( l) A. W9 t! Q岗位职责：
1、协助市场部参与芯片的定义、评估和市场推广
. j2 f9 h! V! t" g2、负责客户方案的设计、demo 板的设计及生产
3、解决客户反馈的各种技术问题
- ]! S9 z5 h$ \5 F! N5 m4、重要客户的项目设计及协助电源产品的生产
5、代理商的 FAE 培训及管理
6、完成销售部申请的 Demo 板
9 P9 u/ Z2 m' y, J+ w( P7 D3 B
任职要求：
6 l# Q4 T& r/ M1 ~1、大专及以上学历，计算机及电子、通讯等相关专业毕业
2、在开关电源领域2年以上工作经验
. _5 R. c* |) L/ [  l) j6 g: g3、扎实的电路理论基础，能熟练应用电路知识设计各种电源方案
+ z: t) W7 r+ p$ T' u) }4、能熟练应用Layout、电路仿真等相关的计算机软件
5、较强的电路调测经验和动手能力，能熟练使用各种常用的电子仪器
6、具有良好的沟通能力和团队合作精神

sophiew

模拟版图工程师
  C  T$ i7 J( M/ ~; H& J% r公      司：A famous IC company
工作地点：苏州
$ X3 {8 O8 I: ^( @: e6 l! U7 y
: r% w% V4 b! j. k职位描述
工作岗位: 模块级模拟电路版图设计,包括物理验证.
- Y/ j/ g8 V+ K& W( Y" q- W6 _9 Z* S" ~% F
职位要求:
5 q/ D6 I8 i! B( U9 F1. 模拟IP版图的规划和版图实现. 理解原理图到版图的转换过程.
. m0 K7 b2 X5 d  @) j2. 熟练掌握物理验证,包括DRC/LVS/LPE/ANT等的检查原理和过程.
3. 能读懂和编写物理验证规则和检查教本
4. 有实际设计若干模拟IP和流片验证经验,
8 F5 c, v, r& O! K# y. W3 x% E* O5. 学历本科或以上
6. 一年以上模拟版图设计经验

sophiew

数字版图工程师
公      司：A famous IC company
5 I6 K# L6 `) C' h% j9 c工作地点：苏州
9 s& d* W- `8 L7 S
* v4 t/ J% v9 ^职位描述
工作岗位: 芯片级后端设计,包括与前端工程师配合完成布局布线,时序收敛,物理验证和完成流片.

, Z+ n) U% a# }. {职位要求:
! j/ U+ I4 J# Y+ L. m0 f" }1. 深刻理解数字后端流程,如 芯片全局规划,时钟树,布局布线,信号完整性,时序收敛,物理验证,以及流片过程.
+ U% Y- v6 ^- q' a5 N* d2. 有数模混合芯片物理集成经验.
3. 有低功耗设计经验,使用过UPF和MMMC流程设计.
* Q2 ?3 Y6 u5 R# K" V4. 作为负责人设计过深亚微米(65nm或以下)芯片级设计,并有成功流片经历.
5. 积极主动,团结合作, 有独立解决问题的能力,
5 B  R8 y- `, c5 p# N  j& [' z% }6. 学历本科或以上
7. 两年后端工作经验

jcase

【專案詳細】       
. [( M* x4 r$ r) @
讓接案方清楚了解專案內容可篩選出更合適的人才、大幅提升成交率；建議您依照下列格式詳細填寫！

5 h! L. G, u2 |7 ~9 l1.工作內容：發包電熱片溫度感測電路，需含電路設計，電路圖繪製，零件選購與Sample PCB製作
! W2 q+ b6 E+ h% J" q( m, I+ W, ~% @2.配合時間：2014/5/1 ~2014/5/30
3.配合地點：以台北縣市為主，因方便討論
4.專案預算：依接案方報價
5 e6 l7 x' `. K# I0 V5.注意事項：       
" |4 ^  a( T: p* E4 X& w% {: b
【所需專長】        熟悉繪製電路板，並需洗板子與將Sample PCB製作

l690527

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ranica

Sr. Layout Engineer /Staff Layout Engineer

! i9 _# d7 D/ ~/ \2 p公      司：one famous IC company
" J% F2 L9 T: I  v" O( V6 n工作地点：上海
* o1 V1 X! N+ |7 @
$ ^! C# y+ ]- z  Z) MJob Requirements:  
7 ?! Q) P  s% ^" q-Work with circuit designers to build physical design floor-plan;  
6 V5 E& _  ]+ t' g( X4 M4 a- [& Z-Complete the physical layout design with the constraints of circuit design requirements;  
  m( }" G9 k9 x* O: z" {+ q4 ?-Verify the physical layout design to meet both circuit design requirements and process requirements;  
-Use the advanced technologies to improve layout design quality and efficiency.  
. E: s3 y* d( b( o( O2 @6 t7 O
Qualifications:  
-College degree (or above) in Electrical Engineering or other related engineering field;  
/ x0 X$ a$ R2 k-At least 4 years experience in layout design field with rich tapeout experience;  
0 y' @' Z* g5 N' R  T9 c-Good understanding of basic electronic principles dealing with circuit and layout design;  
-Familiar with IC layout methodologies, flows and CAD tools such as Cadence virtuoso layout, Caliber physical verification;
$ Q4 O1 M3 x9 V4 e- F$ n% I-Prefer experienced in PLL and IO design  
-Patient, A good team player, Good communication skills;  
' G9 R/ Q9 C! ?3 h) o7 v-Can communicate with both written and spoken English.

jcase

1.根據數位電路結構和所用基本邏輯單元的特性，類比分析電路的邏輯功能、延遲特性以及電路中是否存在冒險競爭情況等。
: l6 n0 x) n9 r1 ]5 d2.根據電路拓撲結構和電路中所用的元器件參數，類比分析該電路的直流、交流和瞬態等各種特性，並進行靈敏度分析、成品率類比和最壞情況分析等特殊類型的分析。
# s5 O) j- D" Q2 I8 J# _" _: ~3.設計某些特定類型的電路
7 {8 M( C1 S/ E4.自動佈局佈線功能
5.對繪出的電路圖進行電連接規則核對總和各種統計報表生成等
6.將多種型號的器件符號及特性參數值存放在資料庫中，並可擴展資料庫內容，添加新的器件符號

' N" L0 j& ~; ]: w# p1 x! Z
合作面議。能者與意者請email研發簡歷與chip123聯絡。