關於PowerMos的Layout

小朱仔

小弟近來有個專案是做DC to DC Convertor的Layout
+ G6 m( f" T- u$ S$ V" ]% ]0 M裡面主要有一顆PowerMos Size W/L=8000/0.3
/ _+ n  J2 R. P& G* |據聞Lay PowerMos主要就是Latch Up及ESD的問題
: m: x2 o0 s9 X$ K5 F  i# K所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
( L! V3 ^% E$ z或有參考的資料可供參考,謝謝~~

mt7344

Power MOS 這東西!!  只有靠經驗!!
5 m- _5 ?% a2 f- @0 z要 ESD 好就只有拉寬 Drain 端的 layout!!  --> Rdson 就會變的很差!!
% O3 z4 P/ t# v- V! u0 N這是要 trade off 的!!  所以只有靠經驗!!
3 B4 Y1 N1 {8 }5 X# t* `* N- P( f有一個  比較好的方法就是!!
) u6 O' H: D. }0 w多做一下  ""反向工程"" 看看人家賣的產品是如何 layout 的!!
/ m( p% W9 p; l9 V( F6 Q這是一個  很好的學習經驗!!

skeepy

SOURCE端CONTACT TO POLY距離與DRAIN端CONTACT TO POLY距離
/ Q( \( k- H; {9 x3 E要比基本CELL拉遠些,要多遠靠製程上的經驗值,因為MOS已經很大了無法
依照ESD RULES下去劃,另外考慮的是劃FINGER或是井字型,再來考慮是最
上層METAL如何舖設,有PMOS和NMOS的話要考慮兩者間的LATCH-UP問題,
PNMOS距離拉遠加DOUBLE RING.

vlsi5575

powerMOS我有處理過
如果size還可以接受的話,最好就是用ESD rule畫,
0 T7 s  Y* U- v% o3 k這必須要跟designer討論,
如果可以這樣子實現的話,
( k9 T& P" [8 @8 p那ESD跟latch up protect就一定沒問題
也就不用擔心了
不過如果限制於面積大小,
那也可以把source跟drain的距離拉小一點,
( W/ l' x& C& {8 Y甚至如果有rpo的也可以拿掉,
4 m, \/ @) r. P因為畢竟不是像PAD裡面要做ESD protect
總之就是如果designer同意的話,
  I4 ?3 U2 x- o! q4 i& v討論之後就可以偷一點,只是看要怎麼偷,
方法都差不多那樣

6 d: o' c. C" r- H2 K) J4 K7 s不過畫powerMOS除了MOS的架構以外,
最需要注意的就是要可以meet design端的current density,
這也有關於整個powerMOS array的floor-plan.
+ {# K& X( y4 D* t4 s) m0 ~! U因為你在問題裡沒提到,所以我另外提一下
3 T7 F$ w/ e: {
# l2 `4 c( V* m小弟的淺見啦~~
$ w8 e2 M: U: j4 a如果有不對的地方還請各位先賢指教!

wiwi111

ESD 部分是不用擔心的,因MOS很大,大量電子進入時則會
6 E% q* z9 f8 }& Q/ h很快四處洩放掉,而latch up部份只要P和Nmos 間有Dobule
8 `$ |: f6 c! vgardring 則可避免了,就這麼簡單,給大家參考.......

m851055

原帖由 小朱仔 於 2007-7-5 01:55 AM 發表
小弟近來有個專案是做DC to DC Convertor的Layout
+ X1 X% l" o- D# f3 P) w. A裡面主要有一顆PowerMos Size W/L=8000/0.3
據聞Lay PowerMos主要就是Latch Up及ESD的問題
' K6 v3 {, J) t所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
1 H% I" g% D9 M或 ...

9 f' O) M2 R& B; T4 t# Q
( e' u8 R" j  b( [

latch up較好解決在device layout周圍畫上double guard ring。
% A& s- |5 c  D而ESD問題一般Source端的Contact只要照rules即可，而Drain端contact則大約是source端的2-3倍。也可套用foundary之models，不過空間會較大。
/ J2 ?8 a% D$ O5 F/ e2 q2 ~% ?6 ^另外W/L中L=0.3um國內之high voltage tech.，應該沒有相關製程，因為國內之技術較弱，高壓製程高階技術尚待建立。

bowbow99

劃井字形～
0 t0 a& j" P; L$ G0 r' Xpoly的L劃0.3
4 j+ K) m4 P) `, Alvs的結果L會變大～
  S: t* Z' ^4 ^+ c7 D顆數越多會越大w1000~L就大到0.33...多
這樣lvs怎麼驗證都不對！

kerzon

回復 7# bowbow99


/ V7 M, P# n' E; \! y$ q& @$ R/ N8 }    多出來的是交叉處，(紅色圈圈)，所造成的，要在驗證上忽略掉

Abel_1909

受益匪淺。。。。。。。。

lnxmj

power mos 在esd性能上还要考虑均匀性，如走线的均匀；source/drain cont的处理，drain加ballst 电阻等。可以看看esd的书籍。