關於PowerMos的Layout

小朱仔

小弟近來有個專案是做DC to DC Convertor的Layout
) m4 p& P+ L0 h2 ?; s- Z/ z: ?5 g裡面主要有一顆PowerMos Size W/L=8000/0.3
9 W' m/ t6 F* x& x$ X據聞Lay PowerMos主要就是Latch Up及ESD的問題
: L8 ~% o5 k/ R+ M所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
或有參考的資料可供參考,謝謝~~

mt7344

Power MOS 這東西!!  只有靠經驗!!
- U3 r; g1 c* v' D  B7 G8 i要 ESD 好就只有拉寬 Drain 端的 layout!!  --> Rdson 就會變的很差!!
- y! G3 M2 d) p. u! f" b0 C. S這是要 trade off 的!!  所以只有靠經驗!!
& e! ^+ _# ?: K1 D4 V/ l, m. _有一個  比較好的方法就是!!
多做一下  ""反向工程"" 看看人家賣的產品是如何 layout 的!!
" ^9 X$ i. v5 p) \4 E/ ~; @這是一個  很好的學習經驗!!

skeepy

SOURCE端CONTACT TO POLY距離與DRAIN端CONTACT TO POLY距離
" d( B/ h5 Y' S" N3 p! h$ o6 o6 t要比基本CELL拉遠些,要多遠靠製程上的經驗值,因為MOS已經很大了無法
依照ESD RULES下去劃,另外考慮的是劃FINGER或是井字型,再來考慮是最
上層METAL如何舖設,有PMOS和NMOS的話要考慮兩者間的LATCH-UP問題,
; z* U+ B& ~( l- H( p! LPNMOS距離拉遠加DOUBLE RING.

vlsi5575

powerMOS我有處理過
如果size還可以接受的話,最好就是用ESD rule畫,
這必須要跟designer討論,
2 K) t5 u! T3 y& w9 m3 s如果可以這樣子實現的話,
那ESD跟latch up protect就一定沒問題
3 y1 ~' m! L+ l4 S0 N也就不用擔心了
不過如果限制於面積大小,
- |- f3 W  e0 e: K4 t: W( }那也可以把source跟drain的距離拉小一點,
甚至如果有rpo的也可以拿掉,
因為畢竟不是像PAD裡面要做ESD protect
總之就是如果designer同意的話,
討論之後就可以偷一點,只是看要怎麼偷,
/ ^- }6 ?8 C* f方法都差不多那樣
9 m3 Z! v4 l+ ~/ B6 C& P! B5 V
: J; i6 F9 s- p: l不過畫powerMOS除了MOS的架構以外,
4 V' x9 I$ a% t7 H! @最需要注意的就是要可以meet design端的current density,
! i' N7 Y' ?5 X# w$ c4 _5 a這也有關於整個powerMOS array的floor-plan.
: }, ^" b; w- }: ?$ U  x5 `  a因為你在問題裡沒提到,所以我另外提一下
, h: i, H2 b9 G  `
小弟的淺見啦~~
$ y. v( a* {7 z5 E& \, r如果有不對的地方還請各位先賢指教!

wiwi111

ESD 部分是不用擔心的,因MOS很大,大量電子進入時則會
很快四處洩放掉,而latch up部份只要P和Nmos 間有Dobule
gardring 則可避免了,就這麼簡單,給大家參考.......

m851055

原帖由 小朱仔 於 2007-7-5 01:55 AM 發表
小弟近來有個專案是做DC to DC Convertor的Layout
裡面主要有一顆PowerMos Size W/L=8000/0.3
據聞Lay PowerMos主要就是Latch Up及ESD的問題
所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
或 ...

latch up較好解決在device layout周圍畫上double guard ring。
, r! ^* H2 G5 C/ R2 O而ESD問題一般Source端的Contact只要照rules即可，而Drain端contact則大約是source端的2-3倍。也可套用foundary之models，不過空間會較大。
2 ^3 P1 Y0 J6 c另外W/L中L=0.3um國內之high voltage tech.，應該沒有相關製程，因為國內之技術較弱，高壓製程高階技術尚待建立。

bowbow99

劃井字形～
& N5 E( h+ j& ~7 K* U9 V5 u) ypoly的L劃0.3
8 \$ e+ R* ?0 z+ I1 A9 R- S* clvs的結果L會變大～
顆數越多會越大w1000~L就大到0.33...多
" `+ S+ ?* H' w+ k4 g2 t2 J這樣lvs怎麼驗證都不對！

kerzon

回復 7# bowbow99
- G" z7 Z, |7 v1 f/ R2 n& _  H
  \+ q( T# P1 o/ Q8 P' B" a/ k/ G
) d! S  q9 x( \( W$ D$ A# P    多出來的是交叉處，(紅色圈圈)，所造成的，要在驗證上忽略掉

Abel_1909

受益匪淺。。。。。。。。

lnxmj

power mos 在esd性能上还要考虑均匀性，如走线的均匀；source/drain cont的处理，drain加ballst 电阻等。可以看看esd的书籍。