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布局前的准备:
5 m7 K. O* E9 w; K3 @6 D) o1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.
1 G0 E v2 Z3 F) i2 Cell名称不能以数字开头.否则无法做DRACULA检查.
9 w- K1 d# ?9 |3 C% ]" b- D3 布局前考虑好出PIN的方向和位置/ U1 |% i: O$ U2 E
4 布局前分析电路，完成同一功能的MOS管画在一起
6 t4 x9 f# C+ G' S5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。% l1 k5 x8 R2 }& f* Q9 L
6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.) j8 n4 H8 ]8 x) m
7 在正确的路径下(一般是进到~/opus)打开icfb.
" p0 Y5 B0 C; S# ]" \8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.
; k7 L/ E5 D& @. w9 B5 A) ~. R% X9 将不同电位的N井找出来.
* h) x) x* n) |& f( n# {布局时注意:
1 ?: f- M; o; P% h2 ~10 更改原理图后一定记得check and save, b& _/ R# ^" G
11 完成每个cell后要归原点
- ]4 G, ~! e# o/ o$ G; m12 DEVICE的 个数 是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线 必须 先有考虑(与经验及floorplan的水平有关).
- c/ d! N: i$ O; x8 M( A13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来5 D: s0 _* v. P- O o) P$ x, N
14 尽量用最上层金属接出PIN。9 O% z. |( }& K/ E# Y
15 接出去的线拉到cell边缘,布局时记得留出走线空间.
' j, g# f5 _* B- w- W7 C/ D16 金属连线不宜过长；
: h" J9 x0 R- R4 r4 `- ^17 电容一般最后画，在空档处拼凑。8 ~) N( y7 T$ t
18 小尺寸的mos管孔可以少打一点.
% G+ ]$ Q% Y8 m7 w G1 C0 M19 LABEL标识元件时不要用y0层，mapfile不认。9 n( @2 z9 S7 J5 A7 e# h" |
20 管子的沟道上尽量不要走线;M2的影响比M1小.
6 ?% |2 F, n% J/ [2 S8 B21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联./ E9 g$ t8 }! k* C' K
22 多晶硅栅不能两端都打孔连接金属。; O3 v5 J1 m' _6 v, S
23 栅上的孔最好打在栅的中间位置.
3 D0 C) v* Q, F* h, l% Q7 Z24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅.1 x4 b' J( m- n" G# Z; w3 `
25 一般打孔最少打两个8 M7 a! N: N: b4 s
26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.! g) {9 E+ U* F6 B) c
27 薄氧化层是否有对应的植入层) Z/ b$ v0 z, a% t; K
28 金属连接孔可以嵌在diffusion的孔中间.1 k- {! _% V, C5 s! b: @
29 两段金属连接处重叠的地方注意金属线最小宽度
; @3 h: a& o# m8 Y9 h30 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。+ S" J. \8 @- ]7 ]
31 摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从DEVICE上跨过去。' V8 R7 }( I6 z. T8 Y) H9 W1 F2 j
32 Text2,y0层只是用来做检查或标志用,不用于光刻制造.* N, V7 s* R7 f) N. Z( q
33 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。& B" F0 c/ d9 e- b
34 Pad的pass窗口的尺寸画成整数90um.
/ o) M6 S) [4 H; M0 ?) ~35 连接Esd电路的线不能断，如果改变走向不要换金属层
1 I7 ?, v9 A- | e$ l36 Esd电路中无VDDX,VSSX,是VDDB,VSSB.* l C/ x) I4 z$ B+ _- _" r
37 PAD和ESD最好使用M1连接，宽度不小于20um;使用M2连接时,pad上不用打VIA孔,在ESD电路上打。4 S" w/ y* h' A$ D& Y8 N0 c
38 PAD与芯片内部cell的连线要从ESD电路上接过去。
7 U+ Y/ b) T4 ^4 _- V39 Esd电路的SOURCE放两边，DRAIN放中间。3 F& i8 [2 B g
40 ESD的D端的孔到poly的间距为4,S端到poly的间距为^+0.2.防止大电流从D端进来时影响poly.
/ q& r! U5 i9 i' W41 ESD的pmos管与其他ESD或POWER的nmos管至少相距70um以上。
1 ~8 V& i' m: e& F( E9 S: k42 大尺寸的pmos/nmos与其他nmos/pmos(非powermos和ESD)的间距不够70um时,但最好不要小于50um,中间加NWELL,打上NTAP.. b7 N# a& B# ~2 w' g) u
43 NWELL和PTAP的隔离效果有什么不同?NWELL较深,效果较好.! T, \5 v% ~5 O: \* {
44 只有esd电路中的管子才可以用2*2um的孔.怎么判断ESD电路？上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管的作用.
3 }' S0 O) M- Z6 y' r45 摆放ESD时nmos摆在最外缘,pmos在内./ ~6 ]% |; }( q( b7 h# Q
46 关于匹配电路，放大电路不需要和下面的电流源匹配。什么是匹配？使需要匹配的管子所处的光刻环境一样。 匹配分为横向，纵向，和中心匹配。1221为纵向匹配，12为中心匹配（把上方1转到下方1时，上方2也达到下方2位置）21中心匹配最佳。" J$ C2 D! h" j
47 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳.
5 X) P- n, w; p6 s& O48 在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy与相邻的第一个poly gate的间距等于poly gate之间的间距.! R# i9 }8 f' [) C/ }
49 电阻的匹配，例如1，2两电阻需要匹配，仍是1221等方法。电阻dummy两头接地vssx。
1 ^/ n8 L! [. E' I) h50 Via不要打在电阻体,电容(poly)边缘上面.
4 Y) F) D$ u' M. L% y$ c0 z51 05工艺中resistor层只是做检查用$ @. k: k/ ?* N' u( D( @2 L
52 电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.
) h/ |! G5 S1 h0 E5 K, b# z5 l! l4 }53 电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.% l5 L: g! }9 M. Z$ z" d: p
54 电容的匹配，值，接线，位置的匹配。6 J3 P4 o( u5 \( y5 A
55 电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属./ ` f6 t9 U7 d4 S" G I C
; D, L7 o' O+ p- t( V56 关于powermos
* n" A. k8 N' @) V; }① powermos一般接pin，要用足够宽的金属线接，+ R8 O( _: ]# D4 ~4 d1 j' U
② 几种缩小面积的画法。; t6 t: k3 Q& ?$ I m, p/ r
③ 栅的间距？无要求。栅的长度不能超过100um- M! F1 U6 e- e
57 Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存在大电流通过的情况).
7 j2 ~" R! V4 Q0 `/ z6 s* H; C58 金属层dummy要和金属走向一致，即如果M2横走，M2的dummy也是横走向! ]+ M& V" m. Y. `( K
59 低层cell的pin,label等要整齐,and不要删掉以备后用.( ~2 I+ u# w/ O
60 匹配电路的栅如果横走，之间连接用的金属线会是竖走，用金属一层，和规定的金属走向一致。9 m% _0 ~ P" n L, e
61 不同宽度金属连接的影响？整个layout面积较大时影响可忽略./ W: l {" J4 T' [9 h! u w
62 输出端节电容要小.多个管子并联,有一端是输出时注意做到这点. a$ p; b3 Q. Z Z$ ]
63 做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs检查的每一步快;反之,lvs会比drc快.% z! K5 R6 ?2 A' f, G; x
64 最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属宽度不要超过10,即一行最多8个孔(06工艺)
" E% I% S9 E: h Z& R+ k65 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD.. Q- K& R+ M6 D0 j# u
66 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角.
6 k" T/ s9 I+ `: J67 如果w=20,可画成两个w=10mos管并联, {7 n) Y) o* @3 u4 M; C; h4 b
68 并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.
A9 j7 r/ X$ u8 M% _. `$ ]! A; a5 L出错检查:! O5 | c1 N- Q9 f& n7 C
69 DEVICE的各端是否都有连线；连线是否正确；2 x/ L$ \9 n2 i: T) L+ G
70 完成布局检查时要查看每个接线的地方是否都有连线，特别注意VSSX，VDDX
& a6 z" U$ a2 P; F8 X7 ~4 L% g71 查线时用SHOTS将线高亮显示，便于找出可以合并或是缩短距离的金属线。
. x, C3 w; i6 ~72 多个电阻（大于两根）打上DUMMY。保证每根电阻在光刻时所处的环境一样，最外面的电阻的NPIM层要超出EPOLY2 0.55 um，即两根电阻间距的一半。
/ [1 C5 X* [/ S+ y3 b73 无关的MOS管的THIN要断开，不要连在一起% @" F" n+ B' \% i* o
74 并联的管子注意漏源合并，不要连错线。一个管子的源端也是另一个管子的源端7 M& A- ]# X- B) p* P( n# j9 T
75 做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样.
' ]% b v N, c' ^+ ]3 S76 大CELL不要做DIVA检查,用DRACULE.
( Z" ?' I1 t6 k$ s7 J5 c77 Text2层要打在最顶层cell里.如果打在pad上,于最顶层调用此PAD,Dracula无法认出此pin.: A8 h. l/ M7 S% H Y
78 消除电阻dummy的lvs报错，把nimp和RPdummy层移出最边缘的电阻，不要覆盖dummy$ G% o# A- ^& v: k ]. u/ [ n8 l
79 06工艺中M1最小宽度0.8,如果用0.8的M1拐线,虽然diva的drc不报错,但DRACULE的drc会在拐角处报错.要在拐角处加宽金属线.
1 l. Z2 S9 U4 U1 p, S3 }# K80 最后DRACULA的lvs通过,但是drc没有过,每次改正drc错误前可把layout图存成layout1,再改正.以免改错影响lvs不通过,旧版图也被保存下来了.
4 ?, c9 o: L: f% d- v- f( _3 [81 Cell中间的连线尽量在低层cell中连完,不要放在高层cell中连,特别不要在最高层cell中连,因为最高层cell的布局经常会改动,走线容易因为cell的移动变得混乱.) ], f' k. z* b+ v+ M0 a
82 DRACULA的drc无法检查出pad必须满足pad到与pad无关的物体间距为10这一规则.3 {* R6 u3 _8 B# H* X) O
83 做DRACULA检查时开两个窗口,一个用于lvs,一个用于drc.可同时进行,节省时间.
. [; {$ M: |3 l$ x8 {: Q4 e* x* x& p容易犯的错误6 x( X3 b$ T1 A* r4 \
84 电阻忘记加dummy! j4 n" s5 d$ b7 R
85 使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破坏./ S* h9 l) j6 S
86 使用strech功能时错选.每次操作时注意看图左下角提示., ]8 \. ~) J$ v/ c. ^- S
87 Op电路中输入放大端的管子的衬底不接vddb/vddx.
( k, T+ m( f$ d" L8 h/ y88 是否按下capslock键后没有还原就操作0 ^, S2 P6 q( _+ [
节省面积的途径2 h; p2 Q! E! m3 `. d
89 电源线下面可以画有器件.节省面积.. }5 n" R# O4 K4 b- r8 e
90 电阻上面可以走线，画电阻的区域可以充分利用。3 O- V3 W7 P+ w& y5 c
91 电阻的长度画越长越省面积。8 K7 w1 h- q/ x' O- ?
92 走线时金属线宽走最小可以节省面积.并不需要走孔的宽度.1 {$ I. i& D* u+ @: b( E. q! E
93 做新版本的layout图时，旧图保存，不要改动或删除。减小面积时如果低层CELL的线有与外层CELL相连，可以从更改连线入手，减小走线面积。
7 f7 f) X; ~& L1 M7 K. P0 l# x$ d94 版图中面积被device，device的间隔和走线空间分割。减小面积一般从走线空间入手，更改FLOORPLAN |
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發表於 2008-2-13 12:20:04
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