請問layout後的電流

bernie820

您好
& R  L: D- t5 ^7 D3 Z9 N! ^$ D
我設計完一顆opa(cascode_opa)
pre_sim時，輸入端上方的主電流是40uA
差動端電流各20uA

但是pro_sim後的主電流卻變只剩10uA
% f% C+ O, D  _# V- V8 Q4 k差動端只有2.5uA
' J  L/ w: a8 @' E
請問這是layout上的問題嗎?
po一張部份圖請教各位!
, |$ p1 w( E2 G) L+ f7 T- I0 P9 L
# l4 t8 x! L4 W# I/ y/ x+ D4 n下面是差動開關
, c" w' D6 F/ C/ L/ C1 e- q" y, [: ?上面中間是主動流源

ONLYFLYSKY

那RE LAYOUT吧，POLY當導線是可以，但是用在OP，，考量點會不同，還有蠻多可以改善的。

dendeicide

不知道你有沒有電路圖跟他的size
% d9 \8 f% }/ B0 B2 C
有的話可以貼起來，小弟實力還不夠，
, P; c7 V* D+ B7 U* e
需要電路圖跟他的size才可以做一些比對，謝謝。

bernie820

那RE LAYOUT吧，POLY當導線是可以，但是用在OP，，考量點會不同，還有蠻多可以改善的。 ...
* i5 q$ C& n3 O3 K/ {+ lONLYFLYSKY 發表於 2011-5-6 06:37 PM

$ f  P; c! T: o7 c3 ]6 C6 O3 M# F


1 E% q5 U' u1 m4 `8 R. A6 K8 Z- Z

您好

8 w" H  N: N- E3 x. H一開始沒有注意到我用到poly連
/ g& E. O# r0 _3 D, o; m
2 ]5 l/ m* f, Q9 L! W' e4 S' I$ V但後來我把gate端的地方改用metal連接，可是好像沒有比較好耶!
2 L+ {  `' R% Y  }+ A3 p2 }% R結果是一樣的~

可以給個建議嗎?(應該不至於會差到這麼大)

而這種layout排法我是參考一本交大電資，所教導的佈局方法!

h2off0202

你好小弟不是RD,我認為LAYOUT影響的不大
% l/ v9 L" ^6 E1 s7 }, @# x不過看一下LAYOUT我覺得可以把GUARD RING上端處加粗畢竟從MOS的角度來看若是希望MOS DRIVERING能力夠強,則會加大他的WIDTH
但是光加大MOS,但源頭不夠粗相對IR DROP則也會比較大,若還是沒差很多看你LAYOUT並沒有其他會影響結果很大處

% K1 Y8 w- D/ \; r以上是小弟的淺見,若沒幫助還請見諒

h2off0202

抱歉剛英文打錯是driving 不是drivering
  L2 x# p* B* p9 s& C
6 o# M: _4 [+ A4 d* Z5 \% `RD給我的觀念
5 B/ }6 d% F" q: X
' n! @8 ^2 A7 R/ u! h# U$ P6 Q6 m; `->GATE不吃電

bernie820

抱歉剛英文打錯是driving 不是drivering

1 a3 [3 K: q" s- v% l  PRD給我的觀念

->GATE不吃電
4 Z) f+ U" @. H1 Gh2off0202 發表於 2011-5-9 05:18 PM

) c* ~2 H$ d; V0 z/ k9 t) q
: n, s0 X7 R9 g
! C0 |% e. Y6 ]+ w您好
" }) {+ Q" L+ V* H
% ^+ ]( j- U& x4 F* C所謂的不吃電是指不吃電流是吧?
: Y  @% ^5 }/ d4 z# s這個我清楚

所以說再prosim時vdd就要加大來試嚕?
我試看看!
/ u6 T; ~# H' C5 h2 M
目前正改架構
# l5 I3 j' R% T3 {' X+ M& g8 Z
6 F3 i8 s$ I9 q& e. h謝謝您
若有更新的想法也麻煩您

shkao0201

不Match  容易受製成變異影響

bernie820

回復 8# shkao0201

  W8 }4 p/ I* B1 O0 m* v* z! v6 p


3 \) w0 C0 a2 @% x% c( Y; f    可是我現在的問題是layout後的電流變好小!

chone1205

Power 是否給足夠?Routing Metal Width 足夠嗎

ONLYFLYSKY

回復 4# bernie820


+ G- B( K% _. R6 D* N2 v1 y    嗯，說真的，
+ S; Y) \) D& C; C- F該要圍的地方沒圍，\
, i5 R8 x4 k  k5 `' X重要的結點是否將電流供應量考慮進來，--->線經大小影響你的輸出/入電流，
電源供應量是否足夠，
. L. N% h+ q; }$ }9 ]* D, r
拿到的參考資料是多久之前的資料，
參考資料是否符合目前您所用的製程，
* A: p9 u2 b8 n9 D6 y" ?
6 [% z/ T! U7 _$ Y. v$ }. p( |對於目前使用的製程，所選用的材質參數是否有考慮進來。
" V/ v* r; w" H) p; H- B( c
& B* @: u8 T; n) \請再付上您的電路圖。
( P# b& n: T( e: ^' y0 }
& D/ \+ j( w' A* {5 L7 @以上觀點，參考看看。

ONLYFLYSKY

回復 6# h2off0202

4 x. S7 u6 H& \" k
    您的講法有誤點，
2 i  `2 p) a& T
- ^- H# |4 J' a6 w% l5 G. |POLY不吃電，那意思是用POLY當電阻時也不吃電囉，那POLY電阻畫大畫小都沒有差囉。
6 I# r0 b& F! E$ I+ A
POLY電阻是會吃電的。
$ V$ I6 \; ]- n% O5 Y, _
: l0 P7 f  D; X4 m$ E: q0 M+ }, M不吃電是指，當MOS元件在不導通時，SD間經過的電流受到GATE的控制而不會有所謂的能量的消耗，而對於大元件的MOSPOLY的阻值是有一定程度的傳導速度影響，要怎麻解決請照一般的COMMAND SENCE來解決。
' P, B- S+ E# [3 l/ M- |  M
1 f; c# N, o! y吃電，這名詞，我的感覺並不是單指所謂的電流或電壓，而是能量，P=V*I。----->這基本電學有教。

spring30467

我也覺得power 太小 能不能鋪上一片VDD去跑post-sim

930709

你的製成是什麼的阿?很不一樣ㄟ!!

930709

謝謝大家的分享!!小弟會虛心受教!!

liu.leon

你的METAL 有二層可以畫~~所以在上面一排SOURCE 端鋪METAL2 接POWER,要粗最好是MOS WIDTH 的一半

下面那一排MOS OUTPUT鋪METAL2輸出,一樣是MOS WIDTH 一半
( z) T, T1 `0 e2 \4 r( H) Q1 {/ `, {- C
" o. x( U) [, ~% |9 N試試看~~