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請問大大:) X) f; d7 v) G- ?# J
2 n" f+ L o' R" B, D. j
我的0.25 bandgap PMOS 有五個size 設計在W=5 L=1 M=10~11 好像都太
9 x/ E% }5 F5 z! D
; \% U& B& h* o+ l$ l1 d 問題來了,把PMOS 並排在一起,這樣擺設好像太寬,這在DRC好像說太大了,
% J! Q' [/ ?( J- g9 C# ]/ r
+ X" i7 d5 W8 v5 ~$ E; y 所以我該怎麼解決?
% z5 ]& @. M8 {8 Z/ n
5 ^7 r: m" J! v& ~9 z: |( o( q 且DRC中顯示以下問題, 這些問題是不是因為PMOS 擺設過寬所造成的呢? + `) e) \, y& |1 a$ M; d1 ?( B1 \9 b
4 `2 [6 n; A: R' w6 e 1. Check LAT.3P7 v" K8 R: O8 G8 A3 E: f
1 m: m! |' z- x& n5 f. a* g% F
P-Well Pick OD to NMOS space <=20um1 m6 G5 ^5 U Z8 Z2 |" H
3 r* T2 D7 v7 L
2. Check LAT.3N: s7 ~6 A: z) K! r
! c( O- w' R3 l: [( c N-Well Pickup OD to PMOS space <=20um
: v6 s2 S$ j9 I. Q% S* _4 }: b9 U$ C3 D& j8 X) d+ V
3.UTM30K.R13 n* B! U5 Z2 m0 j
@ For core circuits of main chip
+ I6 m9 _6 t2 [* o7 g, [% B F: w9 y$ N @Minimum density of UTM area. >=30%
6 `3 O. w. o* t- Z- d7 c$ E# r; {
$ w( T' ^+ X5 x. c R& l 4. @Min M2 area coverage >=30% |
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