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請問大大:8 S5 c& U, ^- O
8 X+ Z# \, K; v* w8 u0 a) E 我的0.25 bandgap PMOS 有五個size 設計在W=5 L=1 M=10~11 好像都太
6 k/ t/ ^( l' S J5 Z7 A U. |1 e, s9 M2 D5 v
問題來了,把PMOS 並排在一起,這樣擺設好像太寬,這在DRC好像說太大了," x% W. ?) \" g; X* V) g F
" L; O; n! J; E0 T
所以我該怎麼解決?
% h: J2 \, f5 d0 L) a: K7 i# T- R* v- w
且DRC中顯示以下問題, 這些問題是不是因為PMOS 擺設過寬所造成的呢?
' l! m$ `9 p0 P1 [7 y3 F" H( K/ [4 E. z) v
1. Check LAT.3P
8 |0 S( R$ J4 b; l, S: N* j
; g+ K% W0 m' h6 P$ s: I P-Well Pick OD to NMOS space <=20um( a) F/ a6 X1 L, a1 B6 u" D
, n% a1 R: G7 O: g* y. o/ ]* j7 n. Y7 k 2. Check LAT.3N: v4 ?+ n9 i6 k! Y
! d6 ?; d6 c" a7 f E8 g8 V N-Well Pickup OD to PMOS space <=20um ! p/ I4 r* }9 \8 E
2 t; _) Z! K: Q9 M
3.UTM30K.R1
3 g; g0 o5 d0 Z0 u! x9 l @ For core circuits of main chip
9 ~: s5 S' }8 H0 G/ L @Minimum density of UTM area. >=30%
, _0 k0 }8 P ?7 F
3 y/ U7 I, m+ t9 z 4. @Min M2 area coverage >=30% |
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