lvs dummy忽綠問題

jack846972

各位版大好 有個問題困擾小弟很久了
在layout做dummy時 已將D,G,S,B
接在一起，而lvs就還是顯示錯誤!!
1 r! V- I- ]! E* W/ p是只能在.SP裡把DUMMY考慮進去嗎?
還是有其他的方法?

motofatfat

有阿 卡利博 中  利用 unuse filter 設定 把
% }4 x. Y& ~5 `  ~8 Q; `DGSB 的MOS 接一起的
6 C( s; m" J' {+ w% eRES 2端　接一起ㄉ
$ t3 m5 g0 [2 t- PCAP 2ＰＩＮ　接一起的
+ c, O! i9 ~' \. S過濾掉

leo911759

我推想你或許是浮接而已。

接在一起後請把他接到附近Guard Ring的電位。
- ]8 L/ r$ k- ~+ ]! I5 E
7 K2 x! E) i  [# v抑或是附近MOS的Body端。

$ k6 Q' s* @& V* ^+ Q8 S4 n這樣LVS就不會看到那顆MOS了

lchuang

D、G、S、B接在一起的話，接線要接到MOS的B也就是substract......
4 q8 y$ |3 d. Y) D$ {5 _
並不是單單的空接就好，另外就請你自己在cdl檔加上那些dummy MOS吧~~~

laohuchiren

[/quote][quote]我推想你或許是浮接而已。
, H  F' |9 u6 w) F& H7 N" Q! M; ~
接在一起後請把他接到附近Guard Ring的電位。
5 S) h1 d' l' F7 r
抑或是附近MOS的Body端。
8 c' l1 o2 A1 H
這樣L ...
[size=2][color=#999999]leo911759 發表於 2012-2-8 03:58 PM[/color] [url=http://bbs.innoing.com/redirect.php?goto=findpost&pid=167181&ptid=11825581][img]http://bbs.innoing.com/images/common/back.gif[/img][/url][/size][/quote]
6 S& S+ G; J- K0 e這樣子接和浮空接哪種好一些呢？有什麽原因嗎？

leo911759

事情是這樣的，要首先了解LVS工作原理。
; N$ s; Z- [2 O) a: ?  s0 u2 t
LVS是將schematic轉成netlist，將layout轉成netlist。
& Q' c- H: ~0 E( V2 S. h$ x' X
再將兩個netlist進行比對。

浮接Dummy Cell的layout轉成netlist會有Dummy Cell以及浮接的節點。

0 I. s9 R( F) w6 C這在比對下，LVS就找不到在schematic中有匹配的元件。

而全部接在一起在接地或接BIAS，
- |; I* s7 ?+ z- l0 o( y, c, G5 @
就像是電阻、電容或是其他元件節點都接在一起一樣，會視為看不見。

omp61205

在LVS中SETUP OPTION裡有一個GATE的選項裡面有關於使用DUMMY排錯的問題把他勾選
* a( \, ~4 J# b8 F0 q2 ?3 A9 JLVS就可以過了  不過的原因是因為LVS偵測到他浮接了

yjie62

有学习一个知识点不错

liu.leon

????奇怪ㄟ~~板大發文說"在layout做dummy時 已將D,G,S,B接在一起，而lvs就還是顯示錯誤!
% l. f0 t5 E3 E- @- E
從沒說浮接阿!!!  

在LVS command file 加
LVS FILTER UNUSED OPTION AB
4 \, \. S. P4 r, E9 Y
就可以囉