請問那裡有op amp的layout圖及反相器各材質間關係的介紹

君婷

因為學校教我們第一次畫反相器時，各層材質之間的關係 是由學長帶 並且學長自已本身就講的就是非常的馬馬虎虎不是很清楚。
, e% U; Z& Z5 p- O, o4 A: h# F而畫過反相器後 我們才知道1棵cmos 原來就是要這樣畫都已記憶了畫法，但如果等到工作面試要詳細介紹各層材質間的關係及各材質是
什麼? 這點 我就非常擔心了!因為已把結構就像畫圖一樣記起來 一棵n型或p型電晶體固定就是要這樣畫早變成記憶 。
所以請問那裡有資訊有特別介紹關係嗎?
7 n( D# h" {  K% D$ V還有另外那裡有op amp的schematic圖及layout圖
) M& o' e6 h' @0 A1 C小妹我手邊的書並沒介紹到op為例子的圖 ，但想要問一下 先進們網站上那裡有提供 麻煩一下謝謝^^
(另外含有介紹op amp各層材質間的結構，這樣才好記憶這元件畫法)
+ O1 D/ V9 i* \5 t
[ 本帖最後由 君婷 於 2007-8-20 03:50 PM 編輯 ]

Oo海闊天空oO

我想~~
5 U: Y, J, W' P9 f' m$ B/ I每個電路的LAYOUT都沒有所謂的固定畫法
/ B4 s! L9 c( U$ f全憑個人的經驗和熟悉怎樣的畫法~~
: _! ~; H8 B% ]- y7 q8 }- u因此所謂的反向器畫法~~
9 A% M2 r; V3 d0 {也並不一定要遵照講義上的畫法
9 p4 F2 C' L- G4 n只要是面積小..寄生效應可以降到最低..
1 t( \1 S8 l3 J$ c8 @就是好的畫法..
* ^, H9 v/ |5 s5 |' f2 F
如果要參考的話...
; [& K! a5 q# C8 z$ K' p
下面有一篇矽拓科技的LAYOUT研討會電子檔
可以提供給您參考..
裡面有比較常用的排法...
但是還是要說...
; l8 e5 ?/ g/ v6 K7 T$ ?那些排法並非固定...
- |* k& h& _# f( y, b6 T但是入門時...必定是照著別人的畫法..
1 E7 w" A; \/ C; V熟悉之後...只要了解如何避免或降低寄生效應..
相信您可以發展出自己熟悉的畫法

$ ]! K5 u% w8 S, c, Q0 i4 _0 @/ i& Y[ 本帖最後由 jiming 於 2007-8-23 08:52 AM 編輯 ]

smilodon

As a senior layout engineer, i would like to say something

Basiclly, you can study the standard cell layout of TSMC or other foundries, which are common layout style. Indeed, in analog layout, more expirence are needed, what you need is just a practical project

君婷

了解如何避免或降低寄生效應 乃是畫各元件主要目的 ，原來如此...
所以各公司都有自已要求的畫法是吧^^
1 ]: A$ E6 i1 q8 ?  T. h至於樓下那位的建議似乎 我自已也常對人說 好像有說與沒說完全一樣，提供一點點思考方向也沒有! 還是謝謝這位資深佈局工程師的建議   3q

m851055

你應該想問各層間的關係吧

NMOS從P-sub 開始-->Active--> N+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal2

PMOS從NWell 開始--> Active-->P+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal2
: E/ D9 T1 A' [, L4 l
$ l( ^) c! B  j" k, i
connect (Poly,Metal1,PolyContact)
. }5 y6 d) p4 \( Z1 C8 Oconnect (N+ Active,Metal1,ActiveContact)
connect (P+ Active,Metal1,ActiveContact)
6 U7 m& O+ V" ?7 E9 lconnect (Metal2,Metal1,Via1)
( x6 v6 w& c0 }$ `' y
1 E7 T; {5 Y( P6 R( `8 w只要熟析剖面圖上述就可知道了，不用去背。
* R1 E0 l* }. j5 V" c另外你是畫layout，不會考材質啦
; c- g" }( X" f- g0 {
9 J0 t# C! \5 |# ~  t8 Y以上是相關資料供您參考

world776

您好，我最近学习版图也碰到不少问题，想向工作过的人请教。
8 b3 y7 ]/ _( S  z2 L) j3 D2 ?延着哪个问题
% A3 m, h5 s. z0 {5 gCB  CBD UBM RPO NTN PLMIDE FUSE DNW VTMP VTMN RHI分别是什么层。
一直没搞明白。希望能不吝赐教。

m851055

CB-->指的是PAD layer，一般作為Bonding PAD的定義範圍，且為倒數2層metal的連接孔。
UBM-->一般只的是最上層金屬，或為Au targe。
Fuse-->ㄧ般用poly1 poly2 或metal
VTMP-->為PMOS 用的參雜
VTMN-->為NMOS 用的參雜

m851055

想到2個
# ]; o3 u+ {0 O9 B( s# e& @& p
, j8 e% }& o  ?7 ^3 r8 U% x  bRPO--> 我看過是指Poly電阻一般用Poly2
DNW-->指的是deep Nwell(深層的NWell)

world776

太感谢了

smilodon

看来我的回答另大家不满意啊 那我再详细说一下我的想法啦：
+ h2 `6 r5 B9 e9 g6 s" ~& u
2 i& l: w" h/ g" k' P如果只是简单的学习layout的流程，那么可以找一个实际的工艺，至少要有工艺文件也就是technology file，在这个文件里你可以看到工艺包含的layer；还有如果要画一个可以生产的layout，那么还需要design rules manual；最后需要的就是verification tools and rules了

8 L! o. M: U4 @8 g0 X楼主问到的问题可以去：www.edaboard.com

那是一个不错的论坛，你可以search到很多有用的资料
/ Z. y' M( U' w3 t. q: A
, O/ q) ?  q! w+ T3 ]5 P* }8 w

SANSUI0304

謝謝你的資料,但是我的閱讀權限太小不過還是謝謝您了

m851055

jianping  ?????

評分很奇怪，看不出哪裡是Good answer!

yueluofenghen

好多自己不知道或者不熟悉的东西，                                 
- u$ c, {- P, p谢谢大家了

stu0804

Layout的學問真是深不可測,沒有進入這領域,不知其中奧妙

a090426657

電路都可以利用到最少空間不是那麼簡單耶

yhchang

我也無法了解 11樓的回覆  Why 可以得到
這麼多的感謝  與這麼多的RDB ???

2 s8 w5 T: \+ F9 u, d2 l( a" I& k依我來看  3樓的回覆算是很好的建議
TSMC的 Cell Library其實也是經過 精簡再精簡的畫法
( V6 Z* {' F3 e7 ?" j' B1 F入門者去參考  自然可以從不會說話的 Cell Library上
學習到一些有用的技巧
4 |* w7 ]/ W( c
, E; X3 U2 C7 L% `6 K1 E[ 本帖最後由 yhchang 於 2008-2-2 02:45 PM 編輯 ]

summer_hello

要在什么用户组才可以与大家共享知识呢
希望班组能告诉并支持我，十分感谢

maleant

我想對一個layout新手來說
- V2 ?7 v. N$ y1 [2 V能有更多的前人心血結晶來參考
, s- O+ H4 x4 Y8 f7 f9 u應該能更快進入狀況內吧

感謝樓上幾位大大的不吝分享!

arichpanda

感謝分享好資料，可惜我沒有錢可以買= =
錢花得太快了，又賺的太慢.....

雷迪斯

好多不知道不熟悉的東西
+ U" k$ y: b7 L1 y謝謝大家的告知
# W$ F$ c5 O  q5 e' ^又學到了很多