請問那裡有op amp的layout圖及反相器各材質間關係的介紹

君婷

因為學校教我們第一次畫反相器時，各層材質之間的關係 是由學長帶 並且學長自已本身就講的就是非常的馬馬虎虎不是很清楚。
而畫過反相器後 我們才知道1棵cmos 原來就是要這樣畫都已記憶了畫法，但如果等到工作面試要詳細介紹各層材質間的關係及各材質是
什麼? 這點 我就非常擔心了!因為已把結構就像畫圖一樣記起來 一棵n型或p型電晶體固定就是要這樣畫早變成記憶 。
6 O$ Y: O) |" ~. c+ }( J' o所以請問那裡有資訊有特別介紹關係嗎?
, q2 y! h2 C) v% U! Z9 ?4 S* m還有另外那裡有op amp的schematic圖及layout圖
) E9 Q% u. v* P; B  ?' T; {$ M1 z小妹我手邊的書並沒介紹到op為例子的圖 ，但想要問一下 先進們網站上那裡有提供 麻煩一下謝謝^^
(另外含有介紹op amp各層材質間的結構，這樣才好記憶這元件畫法)
7 ~5 \% r. m1 \" J$ E/ s2 z
$ H; v$ ~) G( F* g' H[ 本帖最後由 君婷 於 2007-8-20 03:50 PM 編輯 ]

Oo海闊天空oO

我想~~
5 F0 ]7 Q1 [3 j4 N9 n5 |每個電路的LAYOUT都沒有所謂的固定畫法
全憑個人的經驗和熟悉怎樣的畫法~~
. c7 V7 \0 v! Q. r* m. s  C, A1 B因此所謂的反向器畫法~~
4 }" a0 s* G9 {0 S2 f0 U, Q' ~也並不一定要遵照講義上的畫法
只要是面積小..寄生效應可以降到最低..
1 w3 T& ~" |" z6 q就是好的畫法..
) q. }: D0 x* b( V7 Y( l
如果要參考的話...

2 `) A, c% |; K) K9 n' K$ w下面有一篇矽拓科技的LAYOUT研討會電子檔
可以提供給您參考..
裡面有比較常用的排法...
但是還是要說...
2 }1 m6 {# @/ `7 L那些排法並非固定...
0 g! a4 g0 ^, p' W  o! H4 X. h但是入門時...必定是照著別人的畫法..
熟悉之後...只要了解如何避免或降低寄生效應..
相信您可以發展出自己熟悉的畫法

[ 本帖最後由 jiming 於 2007-8-23 08:52 AM 編輯 ]

smilodon

As a senior layout engineer, i would like to say something

/ M3 }5 H% v5 N+ \7 [Basiclly, you can study the standard cell layout of TSMC or other foundries, which are common layout style. Indeed, in analog layout, more expirence are needed, what you need is just a practical project

君婷

了解如何避免或降低寄生效應 乃是畫各元件主要目的 ，原來如此...
) v7 N  Q1 G* j, A, ~所以各公司都有自已要求的畫法是吧^^
! j) s( i: Y; S6 D* r9 }. l; {至於樓下那位的建議似乎 我自已也常對人說 好像有說與沒說完全一樣，提供一點點思考方向也沒有! 還是謝謝這位資深佈局工程師的建議   3q

m851055

你應該想問各層間的關係吧

NMOS從P-sub 開始-->Active--> N+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal2
7 `# t" `6 \( _1 `$ h
PMOS從NWell 開始--> Active-->P+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal2


% w2 u' C4 X  H) bconnect (Poly,Metal1,PolyContact)
connect (N+ Active,Metal1,ActiveContact)
connect (P+ Active,Metal1,ActiveContact)
connect (Metal2,Metal1,Via1)

9 e7 n8 u( y  _4 B) c7 `0 [1 m6 k+ Y只要熟析剖面圖上述就可知道了，不用去背。
  z- T$ m: y5 K% v* g' K另外你是畫layout，不會考材質啦
! z  g4 d- V  f7 u
& ?( M( k8 Q5 P" M4 A) x以上是相關資料供您參考

world776

您好，我最近学习版图也碰到不少问题，想向工作过的人请教。
6 U2 N- e. |1 S4 h! o延着哪个问题
! n% D5 K1 q( g& |CB  CBD UBM RPO NTN PLMIDE FUSE DNW VTMP VTMN RHI分别是什么层。
一直没搞明白。希望能不吝赐教。

m851055

CB-->指的是PAD layer，一般作為Bonding PAD的定義範圍，且為倒數2層metal的連接孔。
3 A9 r& l' j3 FUBM-->一般只的是最上層金屬，或為Au targe。
Fuse-->ㄧ般用poly1 poly2 或metal
VTMP-->為PMOS 用的參雜
VTMN-->為NMOS 用的參雜

m851055

想到2個

' l' Z" {# H6 F$ ^5 p- `RPO--> 我看過是指Poly電阻一般用Poly2
/ m/ f# v8 z; w9 F4 FDNW-->指的是deep Nwell(深層的NWell)

world776

太感谢了

smilodon

看来我的回答另大家不满意啊 那我再详细说一下我的想法啦：

如果只是简单的学习layout的流程，那么可以找一个实际的工艺，至少要有工艺文件也就是technology file，在这个文件里你可以看到工艺包含的layer；还有如果要画一个可以生产的layout，那么还需要design rules manual；最后需要的就是verification tools and rules了

2 O6 ?- Y: V# w+ a) N; k' e4 u楼主问到的问题可以去：www.edaboard.com
7 o# H& A; }+ Z# `' E: B
那是一个不错的论坛，你可以search到很多有用的资料
! n- S* ?' ]4 c4 h* ^
* B( e: n1 l  M8 r# n1 G

SANSUI0304

謝謝你的資料,但是我的閱讀權限太小不過還是謝謝您了

m851055

jianping  ?????
$ L  }+ I" m6 q; k9 N$ b7 k
評分很奇怪，看不出哪裡是Good answer!

yueluofenghen

好多自己不知道或者不熟悉的东西，                                 
9 @; O, v: x" E/ O; @: P谢谢大家了

stu0804

Layout的學問真是深不可測,沒有進入這領域,不知其中奧妙

a090426657

電路都可以利用到最少空間不是那麼簡單耶

yhchang

我也無法了解 11樓的回覆  Why 可以得到
這麼多的感謝  與這麼多的RDB ???
( g% ~/ [( F: T2 Z. N! ~/ n: o
依我來看  3樓的回覆算是很好的建議
" j- ~, A$ S6 C' f" E) B, xTSMC的 Cell Library其實也是經過 精簡再精簡的畫法
1 l: w2 k3 H, m/ }! a# ~入門者去參考  自然可以從不會說話的 Cell Library上
學習到一些有用的技巧
' L1 U& B8 ^, t$ d: o
[ 本帖最後由 yhchang 於 2008-2-2 02:45 PM 編輯 ]

summer_hello

要在什么用户组才可以与大家共享知识呢
希望班组能告诉并支持我，十分感谢

maleant

我想對一個layout新手來說
& w4 u4 c7 i4 d( g能有更多的前人心血結晶來參考
6 P7 N1 z3 `8 Q5 Q( t應該能更快進入狀況內吧

感謝樓上幾位大大的不吝分享!

arichpanda

感謝分享好資料，可惜我沒有錢可以買= =
錢花得太快了，又賺的太慢.....

雷迪斯

好多不知道不熟悉的東西
7 ?$ r& H1 l0 @/ a! F謝謝大家的告知
又學到了很多