SDRAM/DDR PCB Layout怎麼做比較好

TK25

請問SDRAM (或DDR)在PCB layout(for 4 or 6 layer)上有那些layout準則須要注意
  c- t* D' Y5 _: R1 Z$ I5 v才可以得到最好的EMI或noise效果
8 Y2 \0 _/ d6 [( s
5 w/ Q& E" @0 J目前已知的rule:
1. 走線等長
   - 每一條走線(Ctrl/Addr/Data)嗎? 還是控制線就好(Ctrl or Ctrl+Addr)?
* c- a. f2 j9 o' q" f& }  |9 e   - 等長的範圍為何? (100mil?)
" m) z! F/ @! W! F/ J2. Clock加粗
" b/ Q! ^# ^* I) ^) B6 q6 i6 j   - 多粗? 是否不同頻率, 有不同的寬度規格?
5 \- x. g& [" f+ _9 Z0 J3. Clock包地
* U$ R' o  T* X4 R   - 須要打VIA嗎? 如果要打VIA, 做得到等長嗎?

  W1 `' ^0 ~6 R& T3 V3 w5 x目前做了一片4 layer PCB
SDRAM clock=148MHz
但整片PCB(包括ground)用頻普都可以量的到148MHz得倍頻
& A: T- e, T7 B& S5 n- Q請大家提供一下意見
5 N  X; g% C3 T: h+ _
謝謝

jauylmz

這些東西，不是應該客戶或是Design 要設的 Constraint 嗎
這去問一下就可以知道的

masonchung

The drfferent SDR/DDR chip manufacturer has different constraint
This will be the critical design , please take care about it

華雲

另外提供兩點建議：
( I7 G5 b3 @4 c1.走線層面的規劃，不要有平行走線(串音干擾)
; W9 p3 w9 s0 s$ F' O2.Trace線有完整之參考層(完整的銅箔面)

qwertmn

1.DDR RAM上的速度很快，所以每條trace之間的差距不可超過50mil。
尤其是FSCLK+和FSCLK-之間的差距不可大於20mil。
2.除了FSCLK+和FSCLK-之間的TRACE是1:1(SPACE:TRACE WIDTH)，其他的必須是2:1
3.所有TRACE的總長不可以超過2500mil。
5 O3 k5 d1 C7 ?* ^7 A7 i
# P1 i) P0 g5 g) r6 J. _7 [以上這樣解說不知道是否幫你解決呢?

september03

SDRAM 的Clock是single end. DDR 是Differential. 電壓也不一樣, 請問是那一種?
1 t/ s, \! o" r. R5 V8 e* J% y建議你用近場天線去量測是否是從 cpu的SDRAM clock帶出來的還是 cpu本身的memory controller.
* ]/ P2 ]9 t  M/ y% f% |2 w這樣比較容易下 solution.

semico_ljj

我也来学习一下

robertshen

獲益良多 .獲益良多 .thanks ..............................................