SDRAM/DDR PCB Layout怎麼做比較好

TK25

請問SDRAM (或DDR)在PCB layout(for 4 or 6 layer)上有那些layout準則須要注意
) e3 ]/ p3 F3 Y1 d, O2 N才可以得到最好的EMI或noise效果

目前已知的rule:
1. 走線等長
   - 每一條走線(Ctrl/Addr/Data)嗎? 還是控制線就好(Ctrl or Ctrl+Addr)?
6 W+ B8 D+ U" z* T1 ?   - 等長的範圍為何? (100mil?)
2 p* c* t# z% \4 [+ t2. Clock加粗
7 q+ j& q3 k$ W( D   - 多粗? 是否不同頻率, 有不同的寬度規格?
3. Clock包地
   - 須要打VIA嗎? 如果要打VIA, 做得到等長嗎?
0 S. k6 E$ x" s2 ]" D! O2 O" N
目前做了一片4 layer PCB
6 k4 V( h# e# U( y* P2 dSDRAM clock=148MHz
但整片PCB(包括ground)用頻普都可以量的到148MHz得倍頻
請大家提供一下意見
; ~$ t) J7 K; U- G' l! X
謝謝

jauylmz

這些東西，不是應該客戶或是Design 要設的 Constraint 嗎
' u5 P  I$ e: I: u* P1 }* ?這去問一下就可以知道的

masonchung

The drfferent SDR/DDR chip manufacturer has different constraint
5 K; s" C+ Y! [, mThis will be the critical design , please take care about it

華雲

另外提供兩點建議：
1.走線層面的規劃，不要有平行走線(串音干擾)
/ @+ h, G1 _- s2 }2.Trace線有完整之參考層(完整的銅箔面)

qwertmn

1.DDR RAM上的速度很快，所以每條trace之間的差距不可超過50mil。
+ Z* s- [9 d- h# {& n尤其是FSCLK+和FSCLK-之間的差距不可大於20mil。
4 B: K, u2 {, x& D4 n  T2.除了FSCLK+和FSCLK-之間的TRACE是1:1(SPACE:TRACE WIDTH)，其他的必須是2:1
# T; H1 l* \& |7 f, v7 V" y3.所有TRACE的總長不可以超過2500mil。
9 q. q. e0 L+ d1 l6 `4 S& _
以上這樣解說不知道是否幫你解決呢?

september03

SDRAM 的Clock是single end. DDR 是Differential. 電壓也不一樣, 請問是那一種?
建議你用近場天線去量測是否是從 cpu的SDRAM clock帶出來的還是 cpu本身的memory controller.
這樣比較容易下 solution.

semico_ljj

我也来学习一下

robertshen

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