請問好心大大有關layout問題

gkny

想請問一下哪位大大可以幫解決問題
5 H( H7 _& j5 W. F我個別layout Symbol的DRC與LVS都過了
0 z; ~1 A+ x% m7 }3 t但許多Symbol連接起來時,卻會出現某個Symbol的輸入與輸出錯誤
1 g' u- C% j9 x' h, b可是回去檢查單一個都沒錯
% F+ h* f9 s8 N7 ?- O/ SPS:vdd與gnd都有共同接同各點

4 K+ q! r' Z' {5 R, s) V3 C
敢下線中>M<有哪位好心大大能解決

toxic

如果線確定都拉對...
$ E( n3 }  g0 {5 e4 c7 xport name也都打了，且也打在對的位置....
那....
請確認RD給的netlist是不是正確了....[雙手一攤..]

jacky_123

Please check Calibre's  option command.Maybe

jkchien

回復 1# gkny


3 U5 H' V$ `, v) f    只要個別元件cell (layout 不稱symbol )的驗證確認cell I/O pin name無誤，卻在應用電路block cell時發生輸出入腳位錯誤
3 ^" N% m/ I  f: `- P# Y* _* z有可能是因為command file裡面的text layer number衝突，必須要設定text primary only(意思是指認定最上層之text)

/ G4 @1 c1 ?7 b5 G8 D# dlaout level  ： block→cell
; `" @( O% {* j$ n' F8 e9 U4 Dblock的text和cell的text是用同一層text時：必須要設定text primary only
block的text和cell的text是用不同層text時：必須要設定主要text layer
5 {  G) U( v( K% B
% c2 q/ \, ^1 q+ s' h0 {: T參考自簡氏國際設計有限公司-----積體電路佈局實務經驗書 LVS除錯篇 簡榮貴著作

ivor999

這種問題比較常見的是 netlist 裡面block間相對應的 pin 順序不對.