請問好心大大有關layout問題

gkny

想請問一下哪位大大可以幫解決問題
# b% o8 }' `+ q- I9 c我個別layout Symbol的DRC與LVS都過了
4 V9 x' c  r) i% D1 z  F. E# E但許多Symbol連接起來時,卻會出現某個Symbol的輸入與輸出錯誤
可是回去檢查單一個都沒錯
+ P* A9 J# ~% T  S2 MPS:vdd與gnd都有共同接同各點
- t; P% Y$ k. F- j

' R7 A$ d! U1 o- x! |% f2 O敢下線中>M<有哪位好心大大能解決

toxic

如果線確定都拉對...
port name也都打了，且也打在對的位置....
  Y& f4 h: L% N% g6 B2 N* q那....
請確認RD給的netlist是不是正確了....[雙手一攤..]

jacky_123

Please check Calibre's  option command.Maybe

jkchien

回復 1# gkny
& E) D" \. w' Q

' t" a* W% O0 O. t    只要個別元件cell (layout 不稱symbol )的驗證確認cell I/O pin name無誤，卻在應用電路block cell時發生輸出入腳位錯誤
  l9 t+ x. K! ]$ M- ^: }. F有可能是因為command file裡面的text layer number衝突，必須要設定text primary only(意思是指認定最上層之text)

% v6 a0 x( b/ S) z6 klaout level  ： block→cell
- V8 Q% W. ^3 J. g) n" iblock的text和cell的text是用同一層text時：必須要設定text primary only
block的text和cell的text是用不同層text時：必須要設定主要text layer
- P  f* I$ p4 J# q( e7 ~' F: q
參考自簡氏國際設計有限公司-----積體電路佈局實務經驗書 LVS除錯篇 簡榮貴著作

ivor999

這種問題比較常見的是 netlist 裡面block間相對應的 pin 順序不對.