加入T18 IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好
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) K! {8 U( w7 q5 V+ Y+ A, R' J% k在完成晶片的core之後要打上PAD去做靜電防護
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, I4 F. a. K7 I但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
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4 C9 c+ O/ _- r& c/ M7 N0 ~造成LVS驗證顯示短路
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9 k+ h) y0 u$ U! B; p, y6 x6 y+ D因為用的是TSRI給的library

; s  B/ b1 g6 U4 {* O% F發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
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$ Q# G8 f* K7 c# W7 T0 k9 W) L而且製程檔中給的一顆範例layout我也跑不過LVS QAQ
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. x0 |8 k4 j& s4 b是stream in 的時候就有問題了嗎?
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& }; M' V9 A: x5 x' E請問有人有遇過類似的問題嗎 謝謝大家