加入T18 IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好
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* |; _" I8 r) Q5 U: N8 K4 d5 N在完成晶片的core之後要打上PAD去做靜電防護

但是我的VSSE PAD的接地端卻短路到所有AIN_18的port

0 S* D8 V1 D% \/ c( `5 v造成LVS驗證顯示短路

因為用的是TSRI給的library
* p* L' X5 f5 d9 o2 }1 t
發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

而且製程檔中給的一顆範例layout我也跑不過LVS QAQ
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是stream in 的時候就有問題了嗎?
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& V$ S9 O& i5 G請問有人有遇過類似的問題嗎 謝謝大家