加入T18 IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好
; H# \7 @) f3 I" O& I& @0 g2 Q
在完成晶片的core之後要打上PAD去做靜電防護

但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
$ m( Q$ H3 W+ m
7 {$ G& C1 M1 |造成LVS驗證顯示短路
1 Z7 @7 }  `8 F1 e8 V! d% S4 c% {
7 E6 c- J. x8 Q3 _因為用的是TSRI給的library

發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

: K4 Y- ~) X5 O) O8 r而且製程檔中給的一顆範例layout我也跑不過LVS QAQ
$ {3 J( r) J2 @/ L3 h1 n3 Q
; j9 B# U7 F. x" A2 `是stream in 的時候就有問題了嗎?
0 x( j0 ^/ u, k5 C7 U
6 W" O8 J9 e+ B& ?5 N請問有人有遇過類似的問題嗎 謝謝大家