加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

+ U  w# ]# E& c( \$ H4 g) X在完成晶片的core之後要打上PAD去做靜電防護

) e9 y# ~5 S) x7 x但是我的VSSE PAD的接地端卻短路到所有AIN_18的port

# T3 a+ ]! a2 c* e2 H造成LVS驗證顯示短路
6 ~8 r3 C. f3 s6 S' ?. D; h
因為用的是TSRI給的library

. }# E" g4 a* d/ F, F0 y* r7 L發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
( t! F4 q8 r; c$ k! Q7 [
8 g* a3 L7 B+ S1 v而且製程檔中給的一顆範例layout我也跑不過LVS QAQ
4 O! O) W) f% M
! f* C' v# T& Z0 H4 f; Q5 ~是stream in 的時候就有問題了嗎?
# S$ d8 z; K- Q) Y7 Z- n
* L1 @. T6 m: N; B. @4 E0 x$ f/ m請問有人有遇過類似的問題嗎 謝謝大家