加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

. _% c- w8 X& ]1 H. |( c$ O在完成晶片的core之後要打上PAD去做靜電防護

但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
# o) J9 Q0 D7 d8 C" }
- W' e8 k1 T, o/ `5 C造成LVS驗證顯示短路

因為用的是TSRI給的library

( a' D. I+ n- K3 k發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

6 Z& u& y) Y$ d% k' a1 r1 G! U$ R而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

是stream in 的時候就有問題了嗎?
4 G& ?1 K& m- @
請問有人有遇過類似的問題嗎 謝謝大家